arm7tdmi總線接口(存儲(chǔ)版)
【正文】 r Interface ARM7TDMI 54 TM 54 12v05 ARM7TDMI Bus Interface 協(xié)處理器接口 ? 可以支持多達(dá) 16 個(gè)協(xié)處理器。 ? 如果沒(méi)有連接外部協(xié)處理器的話，將 CPA和 CPB拉高。高電平指示 ARM7TDMI核已進(jìn)入調(diào)試狀態(tài)。 49 TM 49 12v05 ARM7TDMI Bus Interface 調(diào)試接口 (2) 下面的信號(hào)僅用于擴(kuò)展外部調(diào)試。 39 TM 39 12v05 ARM7TDMI Bus Interface 存儲(chǔ)器管理 MCLK A[31:0] nM[4:0] nOPC nTRANS ABORT Phase 1 Phase 2 40 TM 40 12v05 ARM7TDMI Bus Interface ARM7TDMI 外部接口 ? 存儲(chǔ)器接口 ? 中斷 ? 調(diào)試接口 ? 協(xié)處理器接口 41 TM 41 12v05 ARM7TDMI Bus Interface ARM7TDMI 接口信號(hào) nIRQ nFIQ ISYNC Interrupts ARM7TDMI 42 TM 42 12v05 ARM7TDMI Bus Interface 中斷 ? 2 個(gè)中斷源 : nIRQ and nFIQ – 輸入 ? nFIQ 比 nIRQ 優(yōu)先級(jí)高。 BL 指令譯碼和執(zhí)行在周期 2和 3中完成。 ? 在連續(xù) (S) 周期期間，訪問(wèn)可以結(jié)束。 ? 數(shù)據(jù)總線不驅(qū)動(dòng)。 ? 典型地 ? 對(duì)于基于 DRAM的系統(tǒng)的初始的行訪問(wèn)， N 周期要占用更長(zhǎng)的時(shí)間。 ? 連續(xù) (S) ? 在接下來(lái)的周期中的地址與前一個(gè)地址一樣或大一個(gè)操作數(shù)（字或半字）。 ? BL[3:0] – 輸入 : 數(shù)據(jù)總線上的字節(jié)區(qū)段鎖存使能 ? 容許數(shù)據(jù)由小數(shù)構(gòu)成。 ? 控制對(duì) A[31： 0]的透明鎖存。 ? 默認(rèn)時(shí)序 ? 在前一周期的相位 2階段變?yōu)橛行В３址€(wěn)定貫穿當(dāng)前周期的相位 1階段。 ph2 – 內(nèi)部信號(hào) ? 雙相位非覆蓋的內(nèi)部時(shí)鐘。1 TM T H E A R C H I T E C T U R E F O R T H E D I G I T A L W O R L D ARM7TDMI 總線接口 2 TM 2 12v05 ARM7TDMI Bus Interface ARM7TDMI 外部接口 ? 存儲(chǔ)器接口 ? 中斷 ? 調(diào)試接口 ? 協(xié)處理器接口 3 TM 3 12v05 ARM7TDMI Bus Interface ARM7TDMI 接口信號(hào) MCLK nWAIT A[31:0] D[31:0] nMREQ, SEQ nRW LOCK ABE DBE nTRANS ABORT Clocks and Clock Control Memory Management Memory Interface Data and Address Bus Control Memory Access Control nM[4:0] MAS[1:0] BL[3:0] APE, ALE TBE ECLK TBIT BUSEN nENIN BIGEND ARM7TDMI nENOUT 4 TM 4 12v05 ARM7TDMI Bus Interface 時(shí)鐘與時(shí)鐘控制 ? MCLK – 輸入 ? 處理器工作的時(shí)鐘。 ? ph1 amp。 8 TM 8 12v05 ARM7TDMI Bus Interface 數(shù)據(jù)總線配置 (1) DIN[31:0] DOUT[31:0] 32 D[31:0] 32 ARM7TDM Macrocell EmbeddedICE macrocell G DoutlatEn bMDen 9 TM 9 12v05 ARM7TDMI Bus Interface 數(shù)據(jù)總線配置 (2) MCLK DIN[31:0] DOUT[31:0] D[31:0] READ WRITE READ DIN1 DIN1 DOUT DIN2 DIN2 DOUT 10 TM 10 12v05 ARM7TDMI Bus Interface 地址總線 ? 32 位 (4G字節(jié) ) 尋址能力。 ? APE: 地址流水線使能 ? APE = 1 – 地址是流水線的 (在后續(xù)的相位 2提供 ). ? APE = 0 – 重新定時(shí)地址改變的時(shí)序，從 MCLK的下降沿開(kāi)始。 ? MAS[1:0] – 輸出 : 存儲(chǔ)器訪問(wèn)大小 ? 指示字、半字或字節(jié)訪問(wèn)。 Endian Configuration Little BIGEND = 0 Big BIGEND = 1 A[1:0] = 00 D[7:0] D[31:24] D[23:16] D[15:8] A[1:0] = 10 D[23:16] D[15:8] D[7:0] D[31:24] A[1:0] = 11 A[1:0] = 01 Byte Data Fetches 25 TM 25 12v05 ARM7TDMI Bus Interface 周期類型 ? 非連續(xù) (N) ? 在接下來(lái)的周期中的地址與前一個(gè)地址無(wú)關(guān)。 ? 對(duì)于讀操作，
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