arm7tdmi總線接口-免費(fèi)閱讀
【正文】 ? nCPI – 輸出 : 協(xié)處理器指令 ? 低有效，指示當(dāng)前正在執(zhí)行的指令是一條協(xié)處理器指令，且該指令應(yīng)該執(zhí)行。 ? DBGRQ – 輸入 (DEBUG REQUEST) ? 強(qiáng)制 ARM7TDMI核進(jìn)入調(diào)試狀態(tài)，高有效。 ? nFIQ 和 nIRQ 中斷可以通過設(shè)置 CPSR寄存器中的 F 和 I 位屏蔽。 38 TM 38 12v05 ARM7TDMI Bus Interface 存儲器管理信號 ? nOPC – 輸出 ? 低有效，指示處理器正在從存儲器取指。 R2的內(nèi)容減 R3， 結(jié)果存入 R2 ORR R2, R2, R4。 ? 存儲器系統(tǒng)可以設(shè)計(jì)成識別 IS情況。 ? nMREQ 和 SEQ 先于內(nèi)部（ I） 周期一個周期的時間有效。 ? 指令譯碼 nMREQ and SEQ 條件提前一個周期建立。 ? 半字?jǐn)?shù)據(jù)的取操作類似于 THUMB狀態(tài)的指令取操作。 15 TM 15 12v05 ARM7TDMI Bus Interface 總線三態(tài)控制 (2) ABE DBE D[31:0] (out) A[31:0] TBE 16 TM 16 12v05 ARM7TDMI Bus Interface 存儲器訪問控制 ? nMREQ – 輸出 : 存儲器請求 . ? 低有效，指示在接下來的周期中進(jìn)行存儲器訪問。 11 TM 11 12v05 ARM7TDMI Bus Interface 地址總線控制 ? APE 和 ALE – 輸入 ? ARM 建議兩個信號都為高，以便有最長的時間進(jìn)行地址譯碼。 ? 寫入數(shù)據(jù)在相位 1改變，保持穩(wěn)定貫穿相位 2。 ? ECLK – 輸出 ? 核心邏輯的時鐘的輸出。 ? nWAIT – 輸入 ? 在 ARM內(nèi)部與 MCLK相與。 5 TM 5 12v05 ARM7TDMI Bus Interface MCLK nWAIT 時鐘控制 nWAIT 控制 Phase 1 Phase 2 Phase 2 Phase 1 ph2 Internal Clock ECLK ph1 Internal Clock 6 TM 6 12v05 ARM7TDMI Bus Interface 時鐘控制 – 擴(kuò)展 MCLK MCLK nWAIT Phase 1 Phase 2 Phase 2 Phase 1 ph2 Internal Clock ECLK ph1 Internal Clock 7 TM 7 12v05 ARM7TDMI Bus Interface 數(shù)據(jù)總線 ? 32 位 雙或單向數(shù)據(jù)總線 ? BUSEN = 0 配置雙向數(shù)據(jù)總線。 ? 地址時序可以通過 APE（ 或 ALE） 移位。 ? 僅用于已有的系統(tǒng)設(shè)計(jì)，因?yàn)樗?APE更復(fù)雜。 ? 高 Thumb 狀態(tài)， 低 ARM 狀態(tài) MCLK nMREQ, SEQ A[31:0] nWAIT TBIT D[31:0] MAS[1:0] ARM Instr. T Instr. 01 Half Word 10 Word NCycle BX Instr. Destination Address 23 TM 23 12v05 ARM7TDMI Bus Interface 取指 ? 在 ARM狀態(tài)，指令是字（ 32位 ） ? 在 THUMB狀態(tài)，指令是半字（ 16位） ? 指令可以從 32位數(shù)據(jù)總線的高或低半段取得。 ? 協(xié)處理器寄存器傳送 (C). ? 處理器和協(xié)處理器之間通訊，不涉及存儲器訪問，但 D[31:0] 用于傳送數(shù)據(jù)。 28 TM 28 12v05 ARM7TDMI Bus Interface 典型的 N 周期 MCLK nMREQ SEQ A[31:0] D[31:0] nRAS nCAS N Cycle (DRAM Row Address Strobe) (DRAM Column Address Strobe) ? MCLK 可以擴(kuò)展，通過停止 MCLK 或者聲明 nWAIT。 31 TM 31 12v05 ARM7TDMI Bus Interface 內(nèi)部（ I ） 周期 nMREQ A[31:0] A MCLK SEQ I Cycle 32 TM 32 12v05 ARM7TDMI Bus Interface 合并的 IS 周期 (1) ? 處理器執(zhí)行內(nèi)部操作。 ? D[31:0] 可以變?yōu)橛行?，直到連續(xù)（ S） 周期的結(jié)束（ MCLK的下降沿），而不增加等待狀態(tài)。 LDR 指令在周期 5 和 6 譯碼執(zhí)行。 ? 可以選擇 (ISYNC – 輸入 ) 同步或異步時序。 ? BREAKPT – 輸入 (BREAK POINT) ? 在指令上標(biāo)志斷點(diǎn)。 51 TM 51 12v05 ARM7TDMI Bus Interface BREAKPT DBGACK 時序 MCLK BREAKPT DBGACK A[31:0] D[31:0] Breakpoint / Watchpoint 52 TM 52 12v05 ARM7TDMI Bus Interface DBGRQ DBGACK 時序 MCLK Earliest Start of Debug Sequence DBGRQ DBGACK 53 TM 53 12v05 ARM7TDMI Bus Interface ARM7TDMI 接口信號 nCPI, nOPC CPB, CPA Coprocesso
試題試卷相關(guān)推薦
鄂ICP備17016276號-1