【正文】 ? ALE 和 APE 均為高 MCLK A[31:0] ALE APE Phase 2 Phase 1 Address D[31:0] (in) Dx 13 TM 13 12v05 ARM7TDMI Bus Interface APE對(duì)地址時(shí)序的作用 MCLK A[31:0] ALE APE Phase 2 Phase 1 Address D[31:0] (in) Dx 14 TM 14 12v05 ARM7TDMI Bus Interface 總線三態(tài)控制 (1) ? ABE – 輸入 : 地址總線使能 ? 當(dāng) ABE 為低時(shí)，下面的信號(hào)處于高阻狀態(tài)： A[31:0], nRW, LOCK, MAS[1:0], nOPC, and nTRANS ? DBE – 輸入 : 數(shù)據(jù)總線使能 ? 當(dāng) DBE 為低時(shí)， D[31:0] 處于高阻狀態(tài)。 ? 合并的內(nèi)部連續(xù) (IS) ? I和 S周期的特殊組合，容許優(yōu)化存儲(chǔ)器訪問(wèn)。 ? 下一條指令的取指地址出現(xiàn)在地址總線上，容許提前譯碼。 ? 周期 78 ? 在周期 7 中，非連續(xù)地從存儲(chǔ)器位置 Ad 加載，在周期 8 中，將這個(gè)數(shù)據(jù)寫入 R2中，由此可見，在內(nèi)部（ I ） 周期中，下一條指令的地址 Ai+12 放在了 A[31:0] 上。 ? 在數(shù)據(jù)上標(biāo)志觀察點(diǎn)。 ? CPB – 輸入 : 協(xié)處理器忙 ? 高有效，當(dāng)協(xié)處理器準(zhǔn)備好要執(zhí)行要求的協(xié)處理器操作時(shí)變低。 ? EXTERN[1:0] – 輸入 ? 輸入到 EmbeddedICE 宏單元，容許基于外部條件的斷點(diǎn)。 返回到分支之后的指令 ..... 36 TM 36 12v05 ARM7TDMI Bus Interface 流水線及總線動(dòng)作 Ab+ 4 F E D F D F F BL X XX LDR SUB ORR 1 2 3 4 B Ab Ab+ 8 X XX LDR S S N ECLK SEQ A[31:0] D[31:0] E Data D F 5 6 7 Ai+ 4 Ai+ 8 Ad SUB ORR Data S N WriteBack E E 8 9 D 10 Ai+ 12 Ai+ 16 MOV .... I IS S D S nMREQ F D MOV Ai F 37 TM 37 12v05 ARM7TDMI Bus Interface 流水線及總線動(dòng)作 ? 周期 13 ? 分支指令及后續(xù)指令取自地址 Ab, Ab+4, Ab+8。 ? A[31:0] 在跟著內(nèi)部（ I） 周期的下一個(gè)周期的相位 2階段有效。 Endian Configuration Little BIGEND = 0 Big BIGEND = 1 A[1:0] = 00 D[7:0] D[31:24] D[23:16] D[15:8] A[1:0] = 10 D[23:16] D[15:8] D[7:0] D[31:24] A[1:0] = 11 A[1:0] = 01 Byte Data Fetches 25 TM 25 12v05 ARM7TDMI Bus Interface 周期類型 ? 非連續(xù) (N) ? 在接下來(lái)的周期中的地址與前一個(gè)地址無(wú)關(guān)。 ? APE: 地址流水線使能 ? APE = 1 – 地址是流水線的 (在后續(xù)的相位 2提供 ). ? APE = 0 – 重新定時(shí)地址改變的時(shí)序，從 MCLK的下降沿開始。 ? ph1 amp。 ph2 – 內(nèi)部信號(hào) ? 雙相位非覆蓋的內(nèi)部時(shí)鐘。 ? 控制對(duì) A[31： 0]的透明鎖存。 ? 連續(xù) (S) ? 在接下來(lái)的周期中的地址與前一個(gè)地址一樣或大一個(gè)操作數(shù)（字或半字）。 ? 數(shù)據(jù)總線不驅(qū)動(dòng)。 BL 指令譯碼和執(zhí)行在周期 2和 3中完成。 49 TM 49 12v05 ARM7TDMI Bus Interface 調(diào)試接口 (2) 下面的信號(hào)僅用于擴(kuò)展外部調(diào)試。 ? 如果沒(méi)有連接外部協(xié)處理器的話，將 CPA和 CPB拉高。 ? BREAKPT – 輸入 (BREAK POINT) ? 在指令上標(biāo)志斷點(diǎn)。 LDR 指令在周期 5 和 6 譯碼執(zhí)行。 31 TM 31 12v05 ARM7TDMI Bus Interface 內(nèi)部（ I ） 周期 nMREQ A[31:0] A MCLK SEQ I Cycle 32 TM 32 12v05 ARM7TDMI Bus Interface 合并的 IS 周期 (1) ? 處理器執(zhí)行內(nèi)部操作。 ? 協(xié)處理器寄存器傳送 (C). ? 處理器和協(xié)處理器之間通訊，不涉及存儲(chǔ)器訪問(wèn)，但 D[31:0] 用于傳送數(shù)據(jù)。 ? 僅用于已有的系統(tǒng)設(shè)計(jì)，因?yàn)樗?APE更復(fù)雜。 5 TM 5 12v05 ARM7TDMI Bus Interface MCLK nWAIT 時(shí)鐘控制 nWAIT 控制 Phase 1 Phase 2 Phase 2 Phase 1 ph2 Internal Clock ECLK ph1 Internal Clock 6 TM 6 12v05 ARM7TDMI Bus Interface 時(shí)鐘控制 – 擴(kuò)展 MCLK MCLK nWAIT Phase 1 Phase 2 Phase 2 Phase 1 ph2 Internal Clock ECLK ph1 Internal Clock 7 TM 7 12v05 ARM7