【正文】 ～ 512個(gè)宏單元，多達(dá) 2萬(wàn)個(gè)門，傳輸延遲 tpd可低到。 不同廠家對(duì)可編程邏輯器件的叫法不盡相同， Xilinx公司把基于查找表技術(shù)、 SRAM工藝及要外掛配置用的 EEPROM的 PLD叫 FPGA；把基于乘積項(xiàng)技術(shù)和 Flash（類似 EEPROM）工藝的 PLD叫 CPLD。由于 FLEX系列也是采用 SRAM工藝，基于查找 表技術(shù)，要外掛配置用的 EPROM，用法和 Xilinx公司的 FPGA一樣，因此很多人把 Altera公司的 FELX系列產(chǎn)品也叫做 FPGA。還有一種反熔絲（ Antifuse）技術(shù)的 FPGA，如 Actel和 Quicklogic公司的部分產(chǎn)品就是采用這種工藝。然而采用反熔絲技術(shù)的 PLD也有許多優(yōu)點(diǎn)：這種 PLD的速度更快，布線能力更強(qiáng)，功耗會(huì)更低，同時(shí)抗輻射能力更強(qiáng)耐高、低溫，可以加密，所以在一些有特殊要求的領(lǐng)域中運(yùn)用得比較多，如軍事航天等領(lǐng)域。 VHDL 起源于美國(guó)國(guó)防部的VHSIC， Verilog起源于集成電路的設(shè)計(jì)， ABEL 則來(lái)源于可編程邏輯器件的設(shè)計(jì)。 (1) 邏輯描述層次：一般的硬件描述語(yǔ)言可以在三個(gè)層次上進(jìn)行電路描述，其層次由高到 低依次可分為行為級(jí)、 RTL 級(jí)和門電路級(jí)。 (2) 設(shè)計(jì)要求： VHDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)可以不了解電路的結(jié)構(gòu)細(xì)節(jié)，設(shè)計(jì)者所做的工作較少； Verilog和 ABEL 語(yǔ)言進(jìn)行電子系統(tǒng)設(shè)計(jì)時(shí)需了解電路的結(jié)構(gòu)細(xì)節(jié)，設(shè)計(jì)者需做大量的工作。因 此， VHDL語(yǔ)言源程序的綜合通常要經(jīng)過(guò)行為級(jí)→ RTL級(jí)→門電路級(jí)的轉(zhuǎn)化，VHDL 幾乎不能直接控制門電路的生成。 (4) 對(duì)綜合器的要求： VHDL 描述語(yǔ)言層次較高，不易控制底層電路，因而對(duì)綜合器的性能要求較高， Verilog和 ABEL 對(duì)綜合器的性能要求較低。 (6) 國(guó)際化程度 ： VHDL 和 Verilog已成為 IEEE標(biāo)準(zhǔn)，而 ABEL 正朝國(guó)際化標(biāo)準(zhǔn)努力。 1987 年底， VHDL 被 IEEE ( The Institute of Electrical and Electronics Engineers)和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。此后 VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)硬件描述語(yǔ)言?，F(xiàn)在，VHDL 和 Verilog作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，又得到眾多 EDA公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。 VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體 (可以是一個(gè)元件、一個(gè)電路模塊或一個(gè)系統(tǒng) )分成外部 (或稱可視部分，即端口 )和內(nèi)部 (或稱不可視部分 )，即設(shè)計(jì)實(shí)體的內(nèi)部功能和算法完成部分。這種將設(shè)計(jì)實(shí) 體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 (2) VHDL 具有豐富的仿真語(yǔ)句和庫(kù)函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì) 早期，就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)系統(tǒng)進(jìn)行仿真模擬，使設(shè)計(jì)者對(duì)整個(gè)工程的結(jié)構(gòu)和功能可行性做出判斷。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效、高速的完成必須有多人甚至多個(gè)開(kāi)發(fā)組共同并行工作才能實(shí)現(xiàn)， VHDL中設(shè)計(jì)實(shí)體的概念、程序包的概念、設(shè)計(jì)庫(kù)的概念為設(shè)計(jì)的分解和并行工作提供了有利的支持。這種方式突破了門級(jí)設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開(kāi)發(fā)成本。反過(guò)來(lái)，設(shè)計(jì)者還可以容易地從綜合和優(yōu)化的電路獲得設(shè)計(jì)信息，返回去更新修改 VHDL 設(shè)計(jì)描述，使之更加完善。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管最終設(shè)計(jì)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 (6) 由于 VHDL 具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類屬參量或函數(shù)，就能輕易地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。具備行為級(jí)描述能力的硬件描述語(yǔ)言是以自頂向下方式設(shè)計(jì) 系統(tǒng)級(jí)電子線路的基本保證。 Verilog屬于 RTL級(jí)硬件描述語(yǔ)言，通常 只適于 RTL級(jí)和更低層次的門電路級(jí)的描述。與 Verilog相比 VHDL語(yǔ)言是一種高級(jí)描述語(yǔ)言，適用于電路高 級(jí)建模，比較適合于 FPGA/CPLD目標(biāo)器件的設(shè)計(jì)，或間接方式的 ASIC設(shè)計(jì)。 Verilog 語(yǔ)言則是一種較低級(jí)的描述語(yǔ)言， 更適用于描述門級(jí)電路，易于控制電路資源，因此更適合于直接的大規(guī)模集成電路或 ASIC 設(shè)計(jì)。 VHDL雖然也可以 直接描述門電路，但這方面的能力卻不如 Verilog語(yǔ)言；反之， Verilog 在高級(jí)描述方面不 如 VHDL。 VHDL語(yǔ)言適于描述電路的行為，然后由綜合器根據(jù)功能（行 為）要求來(lái)生成符合要求的電路網(wǎng)絡(luò)。 VHDL描述語(yǔ)言層次較高， 不易控制底層電路，因而對(duì) VHDL綜合器的綜合性能要求較高。 VHDL入門相對(duì)稍難，但在熟悉 以后設(shè)計(jì)效率明顯高于 Verilog， 生成的電路性能也與 Verilog的不相上下。 目前，大多數(shù)高檔 EDA軟件都支持 VHDL和 Verilog混合設(shè)計(jì)，因而在工程應(yīng)用中， 有些電路模塊可以用 VHDL設(shè)計(jì)，其它的電路模塊則可以用 Verilog設(shè)計(jì)，各取所長(zhǎng)，已成為目前 EDA應(yīng)用技術(shù)發(fā)展的一個(gè)重要趨勢(shì)。而 ABEL語(yǔ)言是從 可編程邏輯器件（ PLD） 的設(shè)計(jì)中發(fā)展而來(lái)， ABELHDL是一種支持各種不同輸入方式 的 HDL， 其輸入方式，即電路系統(tǒng)設(shè)計(jì)的表達(dá)方式，包括布爾方程、高級(jí)語(yǔ)言方程、狀 態(tài)圖和真值表。如 DOS版的 件可對(duì) 包括 GAL器件進(jìn)行全方位的邏輯描述和設(shè)計(jì)，而在諸如 Lattice的 ispEXPERT、 DATAIO的 Synario、 Vantis的 DesignDirect、 Xilinx的 FOUNDATION和 WEBPACK等 EDA 軟件中， ABELHDL同樣可用于更大規(guī)模的 FPGA/CPLD器件功能設(shè)計(jì)。 ABELHDL的設(shè)計(jì)也能通過(guò)標(biāo)準(zhǔn)格式設(shè)計(jì)轉(zhuǎn)換文 件轉(zhuǎn)換成其他設(shè)計(jì)環(huán)境，如 VHDL、 VerilogHDL等與 VHDL VerilogHDL等硬件描 述語(yǔ) 言相比， ABELHDL具有適用面寬（ DOS Windows 版，及大，中小規(guī)模 PLD 設(shè)計(jì)）、 使用靈活、格式簡(jiǎn)潔、編譯要求寬松等優(yōu)點(diǎn)。描述風(fēng)格一般只用門電路級(jí)描述 方式。 EDA 技術(shù)的優(yōu)勢(shì) 傳統(tǒng)的數(shù)字電子系統(tǒng)或 IC 設(shè)計(jì)中，手工設(shè)計(jì)占了較大的比例。手工設(shè)計(jì)方法的缺點(diǎn)是： （ 1） 復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。 （ 3） 設(shè)計(jì)過(guò)程中產(chǎn)生大量文檔，不易管理。 （ 5） 只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測(cè)?？梢源蟠蠼档驮O(shè)計(jì)成本，縮短設(shè)計(jì)周期。 EDA工具之所以能夠完成各種自動(dòng)設(shè)計(jì)過(guò)程，關(guān)鍵是有各類庫(kù)德支持。這些庫(kù)都是 EDA設(shè)計(jì)公司與半導(dǎo)體生產(chǎn)廠商緊密合作、共同開(kāi)發(fā)的。 某些 HDL 語(yǔ)言也是文檔型的語(yǔ)言（如 VHDL），極大地簡(jiǎn)化設(shè)計(jì)文檔的管理。 EDA技術(shù)中最為矚目的功能，即最具有現(xiàn)代電子設(shè)計(jì)特 性的功能是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。 （ 5） 具有自足知識(shí)產(chǎn)權(quán)。如該系統(tǒng)中某關(guān)鍵器件失去供貨來(lái)源，或作為極具競(jìng)爭(zhēng)性的產(chǎn)品批量外銷，或應(yīng)用于關(guān)鍵的軍事設(shè)備中等情況。 （ 6） 開(kāi)發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及 IP 核的可利用性。以單片機(jī)或 DSP 開(kāi)發(fā)為例，每一次新的開(kāi)發(fā)，必須選用具有更高性價(jià)比和更適合設(shè)計(jì)項(xiàng)目的處理器，但由于不同的處理器的結(jié)構(gòu)，語(yǔ)言和硬件特性有很大差異，設(shè)計(jì)者 每一次都必須重新了解和學(xué)習(xí)相關(guān)的知識(shí)，如重新了解器件的詳細(xì)結(jié)構(gòu)和電氣特性；重新設(shè)計(jì)該處理器的功能軟件（由于不同 CPU 間語(yǔ)言的不兼容性）；甚至重新購(gòu)置和了解新的開(kāi)發(fā)系統(tǒng)和編譯軟件 。良好的可移植與可測(cè)試性，為高效高質(zhì)的系統(tǒng)開(kāi)發(fā)提供了可靠的保證。 從電子設(shè)計(jì)方法學(xué)來(lái)看， EDA技術(shù)最大的優(yōu)勢(shì)就是能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中。 （ 8） 全方位地利用計(jì)算機(jī)自動(dòng)設(shè) 計(jì)、仿真和測(cè)試技術(shù)。 對(duì)于傳統(tǒng)的設(shè)計(jì)方法，如單片機(jī)仿真器的使用僅僅只能在最后完成的系統(tǒng)上進(jìn)行局部的硬件仿真調(diào)試，在整個(gè)設(shè)計(jì)的中間過(guò)程是無(wú)能為力的。 （ 9） 對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。 所有這一切顯然不符合現(xiàn)代電子技術(shù)發(fā)展的需求，首先不符合快速換代的產(chǎn) 品市場(chǎng)要求，不符合需求巨大的人才市場(chǎng)要求。顯然，高技術(shù)人才比經(jīng)驗(yàn)性人才的培養(yǎng)效率要高得多。這是與以 CPU為主的電路系統(tǒng)相比。以對(duì) A/D 進(jìn)行數(shù)據(jù)采樣控 制為例，采樣周期包括對(duì) A/D 工作時(shí)序的控制和將每一次獲得的數(shù)據(jù)存入 RAM(或 FIFO)中。但若用 FPGA中設(shè)計(jì)的狀態(tài)機(jī)來(lái)完成同樣的工作，若對(duì)于具有流水線采樣工作時(shí)序的 A/D 來(lái)說(shuō)，只需兩個(gè)狀態(tài)即可完成一次采樣，狀態(tài)間轉(zhuǎn)換的時(shí)間僅為一個(gè)時(shí)鐘周期，而如果 FPGA的工作頻率是 100MHz，則采樣度可達(dá)50MHz。例如狀態(tài)機(jī)就是很好的 選擇。因?yàn)樵谕獠繌?qiáng)干擾情況下，狀態(tài)機(jī)的死機(jī)（進(jìn)入非法狀態(tài)）情況是可預(yù)測(cè)的，這包括非法狀態(tài)的數(shù)量和進(jìn)入狀態(tài)的可測(cè)性，以及是否已進(jìn)入的非法狀態(tài)的可判斷性。 EDA 技術(shù)的發(fā)展趨勢(shì) （ 1）設(shè)計(jì)輸入工具的發(fā)展趨勢(shì) 早期 EDA工具設(shè)計(jì)輸入普遍采用原理圖輸入方式，以文字和圖形作為設(shè)計(jì)載體和文件，將設(shè)計(jì)信息加載到后續(xù)的 EDA工具，完成設(shè)計(jì)分析工作。 20世紀(jì)80 年代末，電子設(shè)計(jì)開(kāi)始采用新的綜合工具，設(shè)計(jì)描述開(kāi)始由原理圖設(shè)計(jì)描述轉(zhuǎn)向以各種硬件描述語(yǔ)言為主的編程方式。 很多電子設(shè)計(jì)師都具有原理圖設(shè)計(jì)的經(jīng)驗(yàn)，不具有編程經(jīng)驗(yàn)，所以仍然希望繼續(xù)在比較熟悉的符號(hào)與圖形環(huán)境中完成設(shè)計(jì)，而不是利用編程完成設(shè)計(jì)。 （ 2）具有混合信號(hào)處理能力的 EDA 工具 目前，數(shù)字電路設(shè)計(jì)的 EDA工具遠(yuǎn)比模擬電路的 EDA工具多，模擬集成電路 EDA工具開(kāi)發(fā)的難度較大，但是，由于物理量本身多以模擬形式存在，所以實(shí)現(xiàn)高性能的復(fù)雜電子系統(tǒng)的設(shè)計(jì)離不開(kāi)模擬信號(hào)。對(duì)數(shù)字信號(hào)的語(yǔ)言描述 ， IEEE 已經(jīng)制定了 VHDL 標(biāo)準(zhǔn)，對(duì)模擬信號(hào)的語(yǔ)言正在制定 AHDL 標(biāo)準(zhǔn)，此外還提出了對(duì)微波信號(hào)的 MHDL 描述語(yǔ)言。美國(guó) Cadence、 Synopsys等公司開(kāi)發(fā)的 EDA工具已經(jīng)具有混合設(shè)計(jì)能力。系統(tǒng)級(jí)仿真主要驗(yàn)證系統(tǒng)的功能；電路級(jí)仿真主要驗(yàn)證系統(tǒng)的性 能，決定怎樣實(shí)現(xiàn)設(shè)計(jì)所需的精度。通常，設(shè)計(jì)活動(dòng)的大部分時(shí)間在做仿真，如驗(yàn)證設(shè)計(jì)的有效性、測(cè)試設(shè)計(jì)的精度、處理和保證設(shè)計(jì)要求等。提高仿真的有效性一方面是建立合理的仿真算法，另一方面是系統(tǒng)級(jí)仿真中系統(tǒng)級(jí)模型的建模，電路級(jí)仿真中電路級(jí)模型的建模。 （ 4）更為理想的設(shè)計(jì)綜合工具的開(kāi)發(fā) 今天，電子系統(tǒng)和電路的集成規(guī)模越來(lái)越大，幾乎不可能直接 面向版圖做設(shè)計(jì)，若要找出版圖中的錯(cuò)誤，更是難上加難。高層次設(shè)計(jì)綜合工具可以將低層次的硬件設(shè)計(jì)一起轉(zhuǎn)換到物理級(jí)的設(shè)計(jì)，實(shí)現(xiàn)不同層次的不同形式的設(shè)計(jì)描述轉(zhuǎn)換，通過(guò)各種綜合算法實(shí)現(xiàn)設(shè)計(jì)目標(biāo)所規(guī)定的優(yōu)化設(shè)計(jì)。 設(shè)計(jì)綜合工具由最初的只能實(shí)現(xiàn)邏輯綜合，逐步發(fā)展到可以實(shí)現(xiàn)設(shè)計(jì)前端的綜合，直到設(shè)計(jì)后端的版圖綜合以及測(cè)試綜合的理想且完 整的綜合工具。在確定寄存器傳輸結(jié)構(gòu)描述后，由邏輯綜合工具完成硬件的門級(jí)結(jié)構(gòu)的描述，邏輯綜合的結(jié)果將作為版圖綜合的輸入數(shù)據(jù)，進(jìn)行版圖綜合。人們希望將設(shè)計(jì)測(cè)試工作盡可能地提前到設(shè)計(jì)前期，以便縮短設(shè)計(jì)周期，減少測(cè)試費(fèi)用，因此測(cè)試綜合貫穿在設(shè)計(jì)過(guò)程的始終。 面對(duì)當(dāng)今飛速發(fā)展的電子產(chǎn)品市場(chǎng)，電子設(shè)計(jì)人員需要更加實(shí)用、快捷的 EDA工具，使用統(tǒng)一的集成化設(shè)計(jì)環(huán)境，改變傳統(tǒng)設(shè)計(jì)思路，即優(yōu)先考慮具體物理實(shí)現(xiàn)方式，而將精力集中到設(shè)計(jì)構(gòu)思、方案比較和尋找優(yōu)化設(shè)計(jì)等方面，以最快的速度開(kāi)發(fā)出性能優(yōu)良、質(zhì)量一流的電子產(chǎn)品。 基于可編程邏輯器件的數(shù)字系統(tǒng)設(shè)計(jì)流程 隨著計(jì)算機(jī)與微電子技術(shù)的發(fā)展，電子設(shè)計(jì)自動(dòng)化（ EDA,Electronic Design Automation）和可編程邏輯器件的發(fā)展都非常迅速，熟練地利用 EDA軟件進(jìn)行 PLD 器件開(kāi)發(fā)已成為電子工程師必須掌握的基本技能。 ASIC的設(shè)計(jì)與制造，電子工程師在實(shí)驗(yàn)室就可以完成。 使用 CPLD/FPGA芯片設(shè)計(jì)電子系統(tǒng)時(shí)，一般都需 要借助 CPLD 或 FPGA制造公司所提供的開(kāi)發(fā)系統(tǒng)來(lái)完成。 CPLD/FPGA設(shè)計(jì)越來(lái)越復(fù)雜，使用硬件描述語(yǔ)言設(shè)計(jì)可編程邏輯電路已經(jīng)成為大勢(shì)所趨，目前最主要的硬件描述語(yǔ)言是 VHDL 和 VerilogHDL。 完成整個(gè)設(shè)計(jì)需要以下幾個(gè)步驟： （ 1）用硬件描 述語(yǔ)言 VHDL 或 VerilogHDL 或電路原理圖的方式輸入需要完成的邏輯電路。 這些文件是用戶在設(shè)計(jì)中使用各種邏輯門以及這些邏輯門之間的連接的描述。 （ 3）使用實(shí)現(xiàn)工具（ Implementation Tools)將這些邏輯門和內(nèi)部連線映射到 FPGA或CPLD 芯片中。Route Tool）。 （ 4）時(shí)序仿真。 （ 5）上述過(guò)程完成后，開(kāi)發(fā)系統(tǒng)提取 CPLD 或 FPGA的連接開(kāi)關(guān)和連接開(kāi)關(guān)矩陣的狀態(tài)，并且生成對(duì)應(yīng)于連接開(kāi)關(guān)斷開(kāi)和接通的 1 和 0 的熔絲圖或 BIT 流文件。 整個(gè)設(shè)計(jì)的步驟如下圖所示： 上面提到的綜合（ Synthesis）定義為“設(shè)計(jì)描述的一種形式向另一種描述形式的轉(zhuǎn)換”。 用于 FPGA和 CPLD 的綜合工具有