eda技術(shù)使用教程vhdl(第四版)課后答案―潘松版-在線(xiàn)瀏覽
2025-07-23 18:27本頁(yè)面
【正文】 ROM 中。 輸入端 enable : IN STD_LOGIC 。 輸出端END buf3x 。output : OUT STD_LOGIC)。選擇控制的信號(hào)s1 和 s0 的數(shù)據(jù)類(lèi)型為 STD_LOGIC_VECTOR；當(dāng)s1=39。s0=39。；s1=39。s0=39。；s1=39。s0=39。和s1=39。s0=39。分別執(zhí)行 y=a、y=b、y=c、y=d。USE 。 輸入選擇信號(hào) a,b,c,d:IN STD_LOGIC。輸出端END ENTITY。ELSIF (S=01) TH EN y=b。ELSIF (S=11) TH EN y=d。END IF。END ART。USE 。 輸入選擇信號(hào) a,b,c,d:IN STD_LOGIC。輸出端END MUX41。WHEN “01” = y=b。WHEN “11” = y=d。END CASE。END ART。039。139。a39。b39。LIBRARY IEEE。ENTITY MUX221 ISPORT(a1,a2,a3:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 outy:OUT STD_LOGIC)。ARCHITECTURE ONE OF MUX221 ISSIGNAL tmp : STD_LOGIC。ELSE tmp=a3。END PROCESS。ELSE outy=tmp。END PROCESS。END CASE。 LIBRARY IEEE。ENTITY MULTI ISPORT(CL:IN STD_LOGIC。 輸入信號(hào) OUT1:OUT STD_LOGIC)。ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC。ELSEEND IF。PR02: PROCESS(CLK0)BEGINOUT1=Q。END ARCHITECTURE ONE。 1 位全減器的 VHDL 描述。 (2) 以 1 位全減器為基本硬件，構(gòu)成串行借位的 8 位減法器，要求用例化語(yǔ)句來(lái)完成此項(xiàng)設(shè)計(jì)(減法運(yùn)算是 x – y sun_in = diffr)底層文件 1： 實(shí)現(xiàn)或門(mén)操作LIBRARY IEEE。USE 。 c:OUT STD_LOGIC)。ARCHITECTURE one OF or2a ISBEGINc = a OR b。底層文件 2： 實(shí)現(xiàn)一位半減器LIBRARY IEEE。USE 。diff,s_out::OUT STD_LOGIC)。ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0)。 y。039。039。139。139。139。039。039。039。END CASE。END ARCHITECTURE ONE。USE 。ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC。END ENTITY f_subber。diff,S_out:OUT STD_LOGIC)。COMPONENT or2aPORT(a,b:IN STD_LOGIC。END COMPONENT。BEGINu1: h_subber PORT MAP(x=x,y=y,diff=d,s_out=e)。u3: or2a PORT MAP(a=f,b=e,c=sub_out)。END ARCHITECTURE ART。 MAX3256 頂層文件LIBRARY IEEE。USE 。INC: IN STD_LOGIC。END ENTITY MAX3256。CLK:IN STD_LOGIC。END COMPONENT。CLK:IN STD_LOGIC。END COMPONENT。S:IN STD_LOGIC。END COMPONENT。BEGINu1: LK35 PORT MAP(A1=INA,A2=INB,CLK=INCK, Q1=AA,Q2=BB)。CLK=INCK,C=INC,Q=CC)。END ARCHITECTURE ONE。 ：LIBRARY IEEE。USE 。 CHOOSE:IN BIT。 COUT: BUFFER INTEGER RANCE 65535 DOWNTO 0)。ARCHITECTURE ONE OF CNT16 ISBEGIN PROCESS(CLK,RST,SDATA) VARIABLE QI:STD_LOGIC_VECTOR(65535 DOWNTO 0)。139。039。ELSIF SET=’1’ THEN計(jì)數(shù)器一步置位QI:=SETDATA。EVENT AND CLK=39。 THEN 檢測(cè)時(shí)鐘上升沿 IF EN=’1’ THEN –檢測(cè)是否允許計(jì)數(shù)IF CHOOSE=’1’ THEN 選擇加法計(jì)數(shù) QI:=QI+1。 計(jì)數(shù)器加一 END IF。END IF。將計(jì)數(shù)值向端口輸出END PROCESS。第五章51 歸納利用 Quartus II 進(jìn)行 VHDL 文本輸入設(shè)計(jì)的流程：從文件輸入一直到 SignalTap II 測(cè)試。 第六章 61 什么是固有延時(shí)?什么是慣性延時(shí)? P150~151答：固有延時(shí)(Inertial Delay)也稱(chēng)為慣性延時(shí)，固有延時(shí)的主要物理機(jī)制是分布電容效應(yīng)。在 VHDL 中，δ 有什么用處 ?答：在 VHDL 信號(hào)賦值中未給出固有延時(shí)情況下，VHDL 仿真器和綜合器將自動(dòng)為系統(tǒng)中的信號(hào)賦值配置一足夠小而又能滿(mǎn)足邏輯排序的延時(shí)量 δ；使并行語(yǔ)句和順序語(yǔ)句中的 并列賦值邏輯 得以正確執(zhí)行。P128~P129答：變量：變量是一個(gè) 局部量 ，只能在進(jìn)程和子程序中使用。變量的賦值是一種理想化的數(shù)據(jù)傳輸，是立即發(fā)生的，不存在任何延時(shí)行為。信號(hào)：信號(hào)是描述硬件系統(tǒng)的基本數(shù)據(jù)對(duì)象，其性質(zhì)類(lèi)似于連接線(xiàn)；可作為設(shè)計(jì)實(shí)體中并行語(yǔ)句模塊間的信息交流通道。 65 在 VHDL 設(shè)計(jì)中，給時(shí)序電路清零(復(fù)位)有兩種力方法，它們是什么?解：設(shè) Q 定義成信號(hào)，一種方法：Q=“000…000” ； 其中“000…000”反映出信號(hào) Q 的位寬度。 66 哪一種復(fù)位方法必須將復(fù)位信號(hào)放在敏感信號(hào)表中? 給出這兩種電路的 VHDL 描述。（1）邊沿觸發(fā)復(fù)位信號(hào)……………………. ARCHITECTURE bhv 0F DFF3 IS SIGNAL :STD_LOGIC。 THEN =(OTHERS=‘0’)。 END PROCESS。 END。 BEGIN PROCESS(CLK) BEGIN IF RST=‘139。 END IF。 Q1=。………………………67 什么是重載函數(shù)?重載算符有何用處? 如何調(diào)用重載算符函數(shù)?答：（1）什么是重載函數(shù)? 根據(jù)操作對(duì)象變換處理功能。 （3）如何調(diào)用重載算符函數(shù)?采用隱式方式調(diào)用，無(wú)需事先聲明。 程序 1: Signal A,EN : std_logic。 Begin if EN=l then B=A。 將“B=A ”改成“B:=A” end process。 begin c=a+b。 程序 3: library ieee。 entity mux21 is PORT(a,b:in std_logic。c:out std_logle。 將“。 將“sam2” 改成“entity mux21” architecture one of mux2l is begin 增加“process(a,b,sel) begin ” if sel= 39。 then c:=a。 end if。039。 else c=b?！? 增加“end process。 將“two”改成“architecture one” 72 LPM_ROM、LPM_RAM、LPM_FIFO 等模塊與 FPGA 中嵌入的EAB、ESB、M4K 有怎樣的聯(lián)系? 答：ACEXlK 系列為 EAB；APEX20K 系列為 ESB；Cyclone 系列為 M4K 第八章 81 仿照例 81，將例 84 單進(jìn)程用兩個(gè)進(jìn)程，即一個(gè)時(shí)序進(jìn)程，一個(gè)組合進(jìn)程表達(dá)出來(lái)。 USE 。 CLK,RST: IN STD_LOGIC。 END MOORE1。 SIGNAL C_ST,N_ST: ST_TYPE。139。 Q=0000。EVENT AND CLK=39。 THEN C_ST=N_ST。 END PROCESS REG。 ELSE N_ST=ST0。 Q=1001。 ELSE N_ST=ST1 。
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