【正文】 drivers】 ：顯示所選擇信號、網(wǎng)線以及寄存器的驅(qū)動。通過【 View】 /【 Active Processes】命令來顯示或者隱藏活動進程窗口。 n 主窗口中的工作區(qū)以及命令控制臺（腳本區(qū)）都是浮動窗口，同時還可以在主窗口中使用【 View】 /【 Active Processes】命令打開一個活動進程窗口【 Active Processes】 。在工作區(qū)，可以很方便地 對 當(dāng)前工程的工作 庫 以及所有數(shù)據(jù)集合 進 行控制。 ModelSim仿真窗口 主窗口結(jié)構(gòu)體窗口 進程窗口 信號窗口 變量窗口 源程序窗口 波形窗口 數(shù)據(jù)流窗口 列表窗口 主窗口主窗口是 Modelsim的核心窗口 ,在默 認(rèn) 狀 態(tài) 下，在啟 動 Modelsim時 會自 動 打開。n ModelSim仿真工具在默認(rèn)條件下提供 11 種不同的用戶窗口：n 主窗口、數(shù)據(jù)流窗口、列表窗口 、 存儲器窗口 、 進程窗口、信號窗口、源程序窗口、結(jié)構(gòu)窗口、變量窗口、波形窗口、斷言窗口 等。n 第三個仿真是時序仿真。n 第二個仿真是綜合后門級功能仿真。n 第一個仿真是 RTL行為級仿真。n ModelSim仿真器是基于事件驅(qū)動的，它可以用來仿真 Ve r i log語言，也可以用來仿真 VHDL語言，同時也支持兩種語言的混合仿真。n 根據(jù)工作方式的不同分為事件驅(qū)動（ EventDriven）的仿真器和時鐘驅(qū)動（ CycleDriven）的仿真器等 。第 七 章 FPGA仿真工具n 常用的硬件描述語言的仿真器有很多種，例如 VCS、 Ncsim、Affirima、 VerilogXL、 SpeedWave、 Finsim 和 ModelSim等。n 根據(jù)所使用的編程語言的不同可以將這些工具分為 Verilog語言仿真器和 VHDL語言仿真器。n ModelSim 仿真器在 FPGA/CPLD設(shè)計中使用得比較廣泛，這是因為 Model Technology公司為各個 FPGA/CPLD廠家都提供了 OEM 版本的 ModelSim工具，同時 Model Technology公司也對ModelSim工具進行了大力推廣。n 根據(jù)設(shè)計階段不同，仿真可以分為 RTL行為級仿真、綜合后門級功能仿真和時序仿真等三大類型。這個階段的仿真可以用來檢查代碼中的語法錯誤以及代碼行為的正確性，其中不包括延時信息。絕大多數(shù)的綜合工具除了可以輸出一個標(biāo)準(zhǔn)網(wǎng)表文件以外，還可以輸出 Verilog或者 VHDL網(wǎng)表。在設(shè)計布局布線完成以后可以提供一個時序仿真模型，這種模型中包括了器件的信息，同時還會提供一個 SDF 時序標(biāo)注文件（ Standard Delay format Timing Anotation） 。n ModelSim 軟件的用戶窗口全部是基于 Tcl/Tk 語言編寫的，所以可以通過使用 Tcl/Tk 語言來添加各種不同的用戶窗口，也可以通過軟件自帶的一些工具來定制仿真環(huán)境 。主窗口分 為 工作區(qū)和腳本區(qū)兩部分。在腳本區(qū)，可以 輸 入 Modelsim的各種命令，命令 執(zhí) 行后會反 饋執(zhí) 行后的信息，使用 戶 了解 執(zhí) 行的 實際 情況。n 可以通過在主窗口中選擇【 View】 /【 Workspace】命令來顯示或者隱藏工作區(qū)。 數(shù)據(jù)流窗口n 數(shù)據(jù)流窗口（ Dataflow）可以跟蹤設(shè)計中的物理連接，跟蹤設(shè)計中事件的傳播，也可以用來跟蹤寄存器、網(wǎng)線和進程等。 n 【 Expand to readers】 ：顯示所選擇信號、網(wǎng)線以及寄存器的輸出。 n 【 Expand to design inputs】 ：顯示網(wǎng)線的頂層驅(qū)動，一般在 testbench或者頂層模塊中。 n 【 Trace】菜單 ： n 【 TraceX】 ：單步跟蹤不確定值的上一個驅(qū)動。 n 【 Trace next event】 ：移動。 列表窗口n 列表窗口使用表格的形式顯示仿真的結(jié)果。n 在列表窗口中通過選擇【 Tools】 /【 Window Properties】命令可以彈出【 Modify Display Properties(list)】對話框，使用這個對話框窗口 可以對 屬性設(shè)置【 Window Properties】和觸發(fā)設(shè)置【 Triggers】 進行設(shè)置。 進程窗口選擇 Veiw ? Active命令后，窗口中 顯 示的是當(dāng)前工程中的所有 進 程。Ready表示此 進 程將在當(dāng)前的很短的一個 時間 內(nèi)被 執(zhí)行； Wait表示 進 程正等待信號的 變 化。 信號窗口當(dāng)前 層 次 結(jié) 構(gòu)中的所有信號名稱 信號的 值 用 戶 必 須 在 結(jié) 構(gòu)窗口中選擇 確定的 層 次 結(jié) 構(gòu)，來 獲 得想要仿真的信號。 結(jié)構(gòu)窗口結(jié) 構(gòu)窗口用來 顯 示仿真中的 層 次信息， 選擇 不同的 結(jié) 構(gòu) 層 次，其他窗口中的信息都會 發(fā) 生相 應(yīng) 的變 化。n 在變量窗口中可以查看 VHDL 中的常數(shù)、類屬、變量以及Verilog 中的寄存器和變量等。傳統(tǒng)的硬件調(diào)試是假定了錯誤能夠在整個設(shè)計當(dāng)中傳播并可以在輸出端口捕獲到，為了確定錯誤出現(xiàn)的位置，設(shè)計者不得不花費大量的時間來查找問題。 信號屬性對話框（一）n 雙擊波形窗口中的信 號名 信 號屬性對話框 顯示的信號名稱 波形的顏色名稱的顏色 信號數(shù)據(jù)的顯示方式 信號屬性對話框（二）波形顯示的格式 ModelSim用戶接口n Xilinx 公司的 ISE 集成開發(fā)環(huán)境中給 ModelSim仿真軟件預(yù)留了接口，通過這個接口可以從 ISE 集成環(huán)境中直接啟動ModelSim 工具進行仿真。屬性設(shè)置設(shè) 置 Modelsim可執(zhí) 行文件的路徑 在 ISE中直接啟動 ModelSimn 1. 在 Windows 操作系統(tǒng)中選擇【開始】 /【程序】 /【 Xilinx ISE 6】 /【 Project Navigator】命令，啟動 ISE 集成開發(fā)環(huán)境。n 3. 在資源管理窗口（ Source in Project）中的模塊視圖（ Module View）中選中所用的測試文件，在相應(yīng)的當(dāng)前資源操作窗口（Processes for Current Source）中將會出現(xiàn)與 ModelSim仿真器相關(guān)的行為仿真（ Simulate Behavioral Verilog Model） 、翻譯后仿真（ Simulate PostTranslate Verilog Model） 、映射后仿真（Simulate PostMap Verilog Model）和布局布線后仿真（ Simulate PostPlace amp。 n 4. 雙擊【 Simulate Behavioral Model】操作選項，將啟動 ModelSim仿真器。 行為仿真n 以一個異步 FIFO為例講述【 ISE Project Navigator】集成環(huán)境中與仿真有關(guān)的大部分選項的設(shè)置。 n 2. 在這個工程中包括了兩個頂層文件 “fifoctrl_cc”和 “fifoctrl_ic” ，其中 “fifoctrl_cc”文件實現(xiàn)了一個同步 FIFO， “fifoctrl_ic”文件實現(xiàn)了一個異步 FIFO的設(shè)計。同時包括了兩個功能仿真文件【 tb_ic_func1】 、【 tb_ic_func2】 ，兩個時序仿真文件【 tb_ic_time1】和【 tb_ic_time2】 。 n 4. 選擇功能仿真文件【 tb_ic_func1（ ）】，然后在相應(yīng)的【 Process View】窗口中選中【 Simulate Behavioral Model】仿真的階段，單擊鼠標(biāo)右鍵，在彈出菜單中選擇【 Properties】命令 。n 在【 Simulation Properties】中有以下 4 個不同