【正文】 圖表 17：三角波測試 第四章 DDS設(shè)計的驗證與實現(xiàn) ___________________________________________________________________________________________ 共 30 頁 第 29 頁 圖表 18：方波測試 圖表 19：正弦波測試 圖表 20：鋸齒波第五章 總結(jié)與展望 ___________________________________________________________________________________________ 共 30 頁 第 30 頁 第五章 總結(jié)與展望 總結(jié) 頻率源是電子系統(tǒng)的核心，現(xiàn)代雷達(dá)系統(tǒng)、現(xiàn)代通信系統(tǒng)和電子對抗系統(tǒng)對頻率源提出越來越高的要求，因此世界各國都十分重視頻率合成技術(shù)的研究。IrDA transceiver RS232 transceiver and 9pin connector 10/100 Ether Controller with a connector VGA DAC (10bit highspeed triple DACs) with VGAout connector 50MHz oscillator and oscillator for clock sources 18 red user LEDs 4 pushbutton switches 8Mbyte Flash memory 2Mbyte SSRAM 輸出信號供示波器采集。本模 塊的功能是通過傳送過來的地址，查找地址所對應(yīng)的數(shù)據(jù)，并將數(shù)據(jù)讀出 。 5. 正弦波 ROM 模塊： 首先利用 MATLAB 生成一個 *.MIF 文件， *.MIF 文件存儲的是一個深度為 256，寬度為 8 的正弦波形數(shù)字信號 。 3. 鋸齒波產(chǎn)生模塊： 第三章 基于 FPGA 的 DDS的詳細(xì)設(shè) 計 ___________________________________________________________________________________________ 共 30 頁 第 19 頁 鋸齒波信號的產(chǎn)生主要 采用 8 位累加器實現(xiàn)，逐次累加 ，產(chǎn)生周期性的鋸齒波信號。 2. 方波產(chǎn)生模塊 ： 該模塊主要采用分頻比可調(diào)的時鐘輸出 。 其余波形產(chǎn)生模塊主要采用硬件設(shè)計并用 Verilog HDL 語言描述產(chǎn)生。 主要用 于控制輸出信號的類型、頻率、相位移、縱向偏移和波幅。 功能模塊定義： 1． FPGA 設(shè)計 頂層模塊 : 頂層模塊主要用于分頻，定義系統(tǒng)的輸入和輸出端口。精度為 5176。 本設(shè)計 中要求 完成的指 標(biāo)： 輸出信號 峰峰值 可調(diào)范圍 為 127~255 （采用輸出數(shù)字信號數(shù)值表示，實際輸出信號電壓與 D/A 選取的參考電壓有關(guān)）； 頻率范圍為： 1Hz~4MH， 精度為 1Hz；相位偏移范圍為： 0176。它在相對帶寬、頻率轉(zhuǎn)換時間、相位連續(xù)性、高分辨率以及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)。最后將含有載入了設(shè)計的 FPGA或 CPLD的硬件系統(tǒng)進(jìn)行統(tǒng)一測試，以便最終驗證設(shè)計項目在目標(biāo)系統(tǒng)上的實現(xiàn)工作情況，以排除錯誤，改進(jìn)設(shè)計。 (4)下載與硬件測試 把適配后生成的下載或配置文件，通過編程器或編程電纜向 FPGA或 CPLD進(jìn)行下載，以便進(jìn)行硬件調(diào)試和驗證 (Hardware Debugging)。對于規(guī)模比較大的設(shè)計項目，綜合與適配在計算機(jī)上的耗時是十分可觀的，如每一次修改后的模擬都必須進(jìn)行時序仿真，顯然會極大降低開發(fā)效率。不經(jīng)歷適配階段，在設(shè)計項目編輯編譯 (或綜合 )后即可進(jìn)行入門級仿真器進(jìn)行模擬測試。 (2)功能仿真。但時序仿真的仿真文件必須來自針對具體器件的適配器。 (1)時序仿真。仿真是在 EDA設(shè)計過程中的重要步驟。 在編程下載前必須利用 EDA工具對適配生成的結(jié)果進(jìn)行模擬測試，就是所謂的仿真。 邏輯綜合通過后必須利用適配器將綜合后網(wǎng)表文件針對某一具體的目標(biāo)器 件進(jìn)行邏輯 映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、邏輯布 局布線操作。通常 EDA軟件中的綜合器可由專業(yè)的第三方 EDA公司提供，而 適配器則需由 FPGA／ CPLD供應(yīng)商提供，通常開發(fā)商將其嵌入在自己的產(chǎn)品的 EDA開發(fā)環(huán)境中，如 Lattice公司在其 ispLEVEL開發(fā)系統(tǒng)中嵌有自己的適配器； Altem公司的 EDA集成開發(fā)環(huán)境 MAX+plus II、 Quartus II中都含有嵌入的適 配器； Xilinx的 Foundation和 ISE中也同樣含有自己的適配器。 （ 3）適配與仿真 第二章 DDS理論與實現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 16 頁 適配器 (Fitter)也稱結(jié)構(gòu)綜合器，它的功能是將由綜合器產(chǎn)生的網(wǎng)表文件 配置于指定的目標(biāo)器件中，使之產(chǎn)生最終的下載文件，如 JEDEC、 Jam格式的 文件。如果把綜合理解為映射過程，那么顯然這種映射不是唯一的，并且綜合的優(yōu)化也不是單純的或一個方向的。 整個綜合過程就是將設(shè)計者在 EDA平臺上編輯輸入的 HDL文本、原理圖或狀態(tài)圖描述，依據(jù)給定的硬件結(jié)構(gòu)組件或約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得門級電路甚至更底層的電路描述網(wǎng)表文件。 在綜合之后， HDL綜合器一般都可以生成一種或多種文件格式網(wǎng)表文件，如有 VHDL、 Verilog等標(biāo)準(zhǔn)格式，在這種網(wǎng)表文件中用各自的格式描述電路的結(jié)構(gòu)。綜合就是將電路的高級語言 (如行為庫描述 )轉(zhuǎn)換成低級的 ,可與 FPGA/CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件或程序。 一般地，綜合是僅對應(yīng)于 HDL而言的。 (2)硬件描述語言輸入 這種方式和傳統(tǒng)的計算機(jī)軟件語言編輯輸入基本一致，就是將使用了某種硬件描述語言 (HDL)的電路設(shè)計文本，如 VHDL或 Verilog的源程序，進(jìn)行編輯輸入。 然而，使用原理圖輸入的設(shè)計方法的缺點同樣是十分明顯的，如由于圖形設(shè)計方法并沒有得到標(biāo)準(zhǔn)化，不同的 EDA軟件中的圖形處理工具對圖形的設(shè)計規(guī)則、存檔格式和圖形編譯方式都不同，因此圖形文件兼容性差，難以交換和管理；隨著電路設(shè)計規(guī)模的擴(kuò)大，原理圖輸入描述方法必然引起一系列難以克服的困難，如電路功能原理易讀性下降，錯誤排查困難，整體調(diào)整和結(jié)構(gòu)升級困難。原理圖由邏輯器件 (符號 )和連接線構(gòu)成，圖中的邏輯器件可以是 EDA軟件庫中預(yù)制的功能模塊，如與門、非門、或門、觸發(fā)器以及各種 74系列器件功能的宏功能模塊，甚至還有一些類似于口 (Intellectual Property)核的功能塊。波形圖輸入方法則是將待設(shè)計的電路看成是一個黑盒子，只需告訴 EDA工具該黑盒子電路的輸入和輸出時序波形圖， EDA工具即能據(jù)此完成黑盒子電路 的設(shè)計。 (1)圖形輸入 圖形輸入通常包括原理圖輸入、狀態(tài)圖輸入和波形圖輸入等方法。 將電路系統(tǒng)以一定的表達(dá)方式輸入計算機(jī)，是在 EDA軟件平臺上對 FTGA／CPLD開發(fā)的最初步驟。 第二章 DDS理論與實現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 14 頁 FPGA 設(shè)計流程 完整地了解利用 EDA技術(shù)進(jìn)行設(shè)計開發(fā)的流程對于正確地選擇和使用 EDA軟件，優(yōu)化設(shè)計項目，提高設(shè)計效率十分有益。 對于 專用集成電路 （ ASIC） 設(shè)計人員，則必須首先掌握 Verilog，因為在 IC設(shè)計領(lǐng)域， 90％ 以上的公司都是采用 Verilog 進(jìn)行 IC 設(shè)計。Gateway Design Automation 公司后來被 Cadence Design Systems 于 1990 年所購并。 Verilog 的設(shè) 計者 要以 C編程語言為基礎(chǔ)設(shè)計一種語言，可以使工程師比較容易學(xué)習(xí)。 Verilog HDL 語言簡介 Verilog HDL 是目前應(yīng)用最為廣泛的硬件描述語言． Verilog HDL 可以用來進(jìn)行各種層次的邏輯設(shè)計，也可以進(jìn)行數(shù)字系統(tǒng)的邏輯綜合， 仿真驗證和時序分析等。 PLL 常用于同步內(nèi)部器件時鐘和外部時鐘，使內(nèi)部工 作的時鐘頻率比外部時鐘更高，時鐘延遲和時鐘偏移最小，減小或調(diào)整時鐘到 輸出 (TC0)和建立 (TSU)時間。具有鎖相環(huán) (PLL)和全局時鐘網(wǎng)絡(luò)，提供完整的時鐘管理方案。 強(qiáng)大的 I／ O 引腳：每個引腳都有一個獨立的三態(tài)輸出使能控制和漏極配 置選項；可編程輸出電壓的功率控制，可減小開關(guān)噪聲。靈活的內(nèi)部連線：快速、可預(yù)測連線延時的快速通道；實現(xiàn)算術(shù)功能 (諸 如快速加法器、計數(shù)器和比較器 )的專用進(jìn)位鏈；實現(xiàn)高速、多扇入功能的專用 級聯(lián)鏈；實現(xiàn)內(nèi)部總線的三態(tài)模擬；多達(dá)六個全局時鐘信號和四個全局清除信 號。 系統(tǒng)級特點：多電壓接口支持 1． 5V、 1． 8V、 2． 5V、 3． 3V 和 5V 設(shè)備；低功耗；雙向 I／ O 性能達(dá)到 640MHz：完全支持 33MHz 或 66MHz， 3． 3V 的PCI 局部總線標(biāo)準(zhǔn)；內(nèi)置 JTAG 邊界掃描測試電路；可在 1． 5V內(nèi)部電源電壓下工作；通過外部的配置器件、智能控制器或 JTAG 端口可實現(xiàn)在線重配置 (ICR，InCircuit reconfigurability)。 高密度： 2 萬到 20 萬個典型門，高達(dá) 294912 位內(nèi)部 RAM(每個 EAB 有 4096 位，這些都可在不降低邏輯能力的情況下使用 )。可編程邏輯器件，具有實現(xiàn)宏功能的增強(qiáng)嵌入式陣列 (例如實現(xiàn)高效存儲和特殊的邏輯功能 )和實現(xiàn)一般功能的邏輯陣列，每個 EAB 的雙口能力達(dá)到 36 比特寬，可提供低價的可編程片上系統(tǒng) (systemonaprogrammablechip， SOPC)集成。由于采用 了特殊的三級布線結(jié)構(gòu)，其裸片尺寸大大降低 。 Cyclone 器件支持大量的自外數(shù)據(jù)傳輸?shù)膯味?I， O 標(biāo)準(zhǔn)，包括 LVTTL、 LVCMOS、 PCL、SSTL2 和 SSTL3。從那以后，己向全球數(shù)千位不同的客戶交付了數(shù)百萬片，成為 Altera 歷史上采用最快的產(chǎn)品。電路設(shè)計人員使用 FPGA、 CPLD 進(jìn)行電路設(shè)計時，不需要具備專門的IC(集成電路 )深層次的知識， FPGA、 CPLD 軟件易學(xué)易用，可以使設(shè)計人員更能集中精力進(jìn)行電路設(shè)計，快速將產(chǎn)品推向市場。 FPGA、 CPLD 軟件包中有各種輸入工具和仿真工具，及版圖設(shè)計工具和編第二章 DDS理論與實現(xiàn)工具 ___________________________________________________________________________________________ 共 30 頁 第 12 頁 程器等全線產(chǎn)品，電路設(shè)計人員在很短的時間內(nèi)就可完成電路的輸入、編譯、優(yōu)化、仿真，直至最后芯片的制作。 3．用 戶可以反復(fù)地編程、擦除、使用或者在外圍電路不動的情況下用不同軟件就可實現(xiàn)不同的功能。 2． FPGA、 CPLD 芯片在出廠之前都做過百分之百的測試，不需要設(shè)計人員承擔(dān)投片風(fēng)險和費用，設(shè)計人員只需在自己的實驗室里就可以通過相關(guān)的軟硬件環(huán)境來完成芯片的最終功能設(shè)計。 對用戶而言， CPLD 與 FPGA 的內(nèi)部結(jié)構(gòu)稍有不同，但用法一樣，所以多數(shù)情況下，不加以區(qū)分。連線資源：連接邏輯塊的互連資源； 盡管 FPGA、 CPLD 和其它類型 PLD 的結(jié)構(gòu)各有其特點和長處，但概括起來，它們是由以下三大部分組成的： 可以講 Altera 和 Xilinx 共同決定了 PLD 技術(shù)的發(fā)展方向。通常來說，在歐洲用 Xilinx 的人多，在日本和亞太地區(qū)用 ALTERA 的人多，在美國則是平分秋色。經(jīng)過了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編程邏輯器件。這樣的 FPGA、 CPLD 實際上就是一個子系統(tǒng)部件。 FPGA、 CPLD 概述 FPGA(現(xiàn)場可編程門陣列 )與 CPLD(復(fù)雜可編程邏輯器件 )都是可編程邏輯器件，它們是在 PAL、 GAL 等邏輯器件的基礎(chǔ)之上發(fā)展起來的。模塊 NCO 實現(xiàn)由數(shù)字頻率值輸入生成相應(yīng)頻率的數(shù)字波形，其工作過程為： (1) 確定頻率控制字 K； (2) 在時鐘脈沖正的控制下，該頻率控制字累加至相位累加器生成實時數(shù)字相位值； (3) 將相位值尋址 ROM 轉(zhuǎn)換成正弦表中相應(yīng) 的數(shù)字幅碼。因此 ,需要選取合適的參數(shù)和 ROM 壓縮技術(shù) ,在滿足系統(tǒng)性能的前提下使得系統(tǒng)盡量優(yōu)化。一方面通過相位累加器的輸出截斷方式 ,例如從 32 位的相位累加器結(jié)果中提取高 16 位作為 ROM 的查詢地址 ,由此而產(chǎn)生的誤差會對頻譜純度有影響 ,但是對波形的精度的影響是可以忽略的 。 第二章 DDS理論與實現(xiàn)工具 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