【正文】 Din1)。Din1(add_1)amp。 BEGIN s1=(Din1(add_1)amp。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 23 頁 共 36 頁 END add121616。 Din2 :in signed (add_2 downto 0)。 PORT(clk : in STD_LOGIC。 add_2:integer:=15。 USE 。 此模塊程序如下： LIBRARY IEEE。實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)字的相加運(yùn)算。隨著為數(shù)的增加，相同位數(shù)的并行加法器與串行加法器的資源占用差距也越來越大，因此，在工程中使用加法器時(shí)，要在速度和容量之間尋找平衡點(diǎn)。并行進(jìn)位加法器設(shè)有進(jìn)位產(chǎn)生邏輯，預(yù)算速度較快；串行進(jìn)位方式是將全加器級聯(lián)構(gòu)成多位加法器。這種運(yùn)算稱為全加，所用的電路稱為全加器。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 22 頁 共 36 頁 圖 寄存器的波形仿真 在 CP 正跳沿前接受輸入信號，正跳沿時(shí)觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖，仿真結(jié)果表明 dff8 模塊的功能完全正確。 設(shè)計(jì)的 dff8 模塊的邏輯符號如圖 所示。在 dff8 模塊的實(shí)體說明中又定義了 2 個(gè)參數(shù)， width_1 是輸入信號的寬度， width_2 是輸出信號的寬度； 2 個(gè)參數(shù)的數(shù)據(jù)類型均為整數(shù)類型 ，后面的數(shù)據(jù)是對參數(shù)賦予的值，改變這個(gè)值就修改了參數(shù)。從語句 “ENTITY dff8 IS”開始到 “END dff8”為止是實(shí)體說明語句，在實(shí)體說明中定義了 3 個(gè)輸入端口和 1 個(gè)輸出端口，這個(gè)輸入分別是時(shí)鐘信號 clk、清零信號 clear、輸入信號 Din；輸出信號 Dout。 END a。 END IF。) THEN Dout = Din。EVENT AND clk=39。039。 THEN Dout=00000000。 ARCHITECTURE a OF dff8 IS BEGIN 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 21 頁 共 36 頁 PROCESS(clk,clear) BEGIN IF clear=39。 Dout : OUT STD_LOGIC_VECTOR(width_2 DOWNTO 0) )。 clear : IN STD_LOGIC。 width_2:integer:=7。 USE 。寄存器用于寄存一組二值代碼，對寄存器的觸發(fā)器只要求它們具有置 置 0 的功能即可，在 CP 正跳沿前接受輸入信號，正跳沿時(shí)觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖。 寄存器模塊 對模塊進(jìn)行邏輯設(shè)計(jì)時(shí)，采用了 VHDL 文本輸入方式。 設(shè)計(jì)準(zhǔn)備 設(shè) 計(jì) 輸 入 原理圖 /硬件描述 設(shè)計(jì)處理 優(yōu)化 器件編程 功能仿真 時(shí)序仿真 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 20 頁 共 36 頁 FIR 濾波器各功能模塊的具體實(shí)現(xiàn) FPGA 有著規(guī)整的內(nèi)部邏輯陣列和豐富的連線資源，特別適合于數(shù)字信號處理任務(wù)，相對于串行運(yùn)算為主導(dǎo)的通用 DSP 芯片來說，其并行性和可擴(kuò)展性更好，更適合 FIR 濾波器的設(shè)計(jì)。設(shè)計(jì)處理包括語法檢查和設(shè)計(jì)規(guī)則檢查、邏輯 優(yōu)化和綜合、適配和分割、布局和布線及生成編程數(shù)據(jù)文件等七個(gè)步驟。 3. 設(shè)計(jì)處理 這是器件設(shè)計(jì)中的核心環(huán)節(jié)。 2. 設(shè)計(jì)輸入 設(shè)計(jì)者將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表現(xiàn)出來，并送入計(jì)算機(jī)的過程稱為設(shè)計(jì)輸入。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 19 頁 共 36 頁 圖 FPGA 設(shè)計(jì)流程 1. 設(shè)計(jì)準(zhǔn)備 按照設(shè)計(jì)需求，進(jìn)行方案確定和器件選擇工作。 FPGA 設(shè)計(jì)是指利用 EDA 軟件 (Altera 公司的 Max+plusⅡ 、 QuartusⅡ 等 )和編程工具對器件進(jìn)行開發(fā)的過程。這個(gè)過程共進(jìn)行了 B 次查找和 B 次累加 [15]。x1b FIR 數(shù)字濾波器分布式算法的基本原理 分布式算法（ Distributed Arithmetic, DA）是 1973 年由 Crosier 提出來的，后來 Peled 和 Liu 進(jìn)行了推廣工作，直到現(xiàn)場可編程門陣列（ FPGA）的查找表（ Look Up Table LUT）結(jié)構(gòu)的出現(xiàn)，這種方法才受到重視，其主要原理如下。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 17 頁 共 36 頁 4 FIR 數(shù)字濾波器的 FPGA 設(shè)計(jì)及仿真 本章采用 VHDL 語言，利用 FPGA 的查找表結(jié)構(gòu)，完成了一個(gè)基于分布式算法的 256 階 FIR 低通數(shù)字濾波器的程序設(shè)計(jì)。 開 始性 能 規(guī) 范濾 波 器 系 數(shù) 計(jì) 算實(shí) 現(xiàn) 結(jié) 構(gòu)有 限 字 長 效 應(yīng) 分 析和 解 決 方 法硬 件 / 軟 件 工 程 實(shí) 現(xiàn)+ 測 試停 止重 新 設(shè) 計(jì) 重 新 計(jì) 算重 新 指 定 規(guī)范重 新 設(shè) 計(jì)結(jié) 構(gòu) 圖 數(shù)字濾波器的設(shè)計(jì)步驟 本章小結(jié) 這一章首先介紹了數(shù)字濾波器的基本概念，然后介紹了 FIR 濾波器的相關(guān)理 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 16 頁 共 36 頁 論。 (4)有限字長效應(yīng)分析 分析濾 波器系數(shù)和輸入數(shù)據(jù)量化的影響，以及用固定字長執(zhí)行濾波的運(yùn)算對濾波器性能的影響，最后確定滿足性能要求的系數(shù)和輸入數(shù)據(jù)的字長。 (2)濾波器系數(shù)的計(jì)算 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 15 頁 共 36 頁 采用 matlba 等輔助工具，確定滿足第一步所要求技術(shù)規(guī)范的傳遞函數(shù) H(z)的系數(shù)。用直接形式設(shè)計(jì)的低通 FIR 濾波器，采用四舍五入量化系數(shù)使之整數(shù)化如圖 。在這種情況下，需要分析量化對濾波器性能的影響。從幅頻特性曲線中可以看出該濾波器的性能參數(shù)達(dá)到了要求；從相頻特性曲線來看，曲線通過原點(diǎn)處為一條直線，說明具有線性相位特性。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 13 頁 共 36 頁 圖 FIR 濾波器參數(shù)設(shè)置 FIR 濾波器系數(shù)如下圖 所示。99， 0， 0，0， 177。99， 0， 0， 0， 177。在保證主瓣寬度達(dá)到一定要求的條件下，適當(dāng)犧牲主瓣寬度來換取旁瓣波動(dòng)的減少。當(dāng)選用最小 的旁瓣幅度時(shí)，雖能得到均勻光滑的幅度響應(yīng)和較小阻帶波動(dòng)，但過渡帶加寬。 表 四種窗函數(shù)基本參數(shù) 名稱 窗函數(shù) ??nw 過渡帶寬 最小阻帶衰減（ db） 矩形窗 1 4π/N 21 三角窗 2n/N 8π/N 25 漢寧窗 ? ?? ?l/ ?? 8π/N 44 海明窗 ? ?? ?l/2c o ??? 8π/N 53 從表 可以看出，一旦窗函數(shù)選定，過渡帶寬和最小阻帶衰減也隨著確定，不可改變，究竟選擇哪一種窗函數(shù)來實(shí)現(xiàn)本設(shè)計(jì)呢 ?本人參考了以下選擇原則 : (1)具有較低的旁瓣幅度，尤其是第一旁瓣幅度； (2)旁瓣幅度下降速度要大，以利增加阻帶衰減； 通常以上兩點(diǎn)很難同時(shí)滿足。其中，窗函數(shù)法是一種基本的設(shè)計(jì)方法，其設(shè)計(jì)方法較為成熟，本設(shè)計(jì)即采用窗函數(shù)法，下面先簡要介紹其設(shè)計(jì)思想。 因此，本設(shè)計(jì)選用直接型結(jié)構(gòu)，這種結(jié)構(gòu)實(shí)現(xiàn)簡單，要求的器件少，數(shù)據(jù)存儲不復(fù)雜，且充分利用 FIR 濾波器的脈沖響應(yīng)系數(shù)對稱性的優(yōu)點(diǎn)來降低濾波器實(shí)現(xiàn)的計(jì)算復(fù)雜性。 圖 (a)簡化乘法器數(shù)量的線性相位偶對稱 FIR 濾波器結(jié)構(gòu)圖 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 11 頁 共 36 頁 圖 (b)簡化乘法器數(shù)量的線性相位奇對稱 FIR 濾波器結(jié)構(gòu)圖 此外， FIR 濾波器的結(jié)構(gòu)還有級聯(lián)型和格型，這兩種結(jié)構(gòu)可以獲得較高的靈敏度，但較少采用，主要原因是 :第一，對大多數(shù)線性相位 FIR 濾波器來說，由于零點(diǎn)在 Z 平面內(nèi)或多或少是均勻鋪開的，從而使濾波器對系數(shù)量化誤差的靈敏度很低 。 圖 直接型 FIR 濾波器結(jié)構(gòu)圖 由于 FIR 濾波器具有線性相位的對稱屬性，因此可以只采用一半的系數(shù)降低所需要乘法器的數(shù)量，如圖 所示 (圖 (a)為偶對稱，圖 (b)為偶對稱 )?？梢钥闯觯?FIR 濾波器是由一個(gè) “抽頭延遲線 ”的加法器和乘 法器的集合構(gòu)成，每個(gè)乘法器的操作數(shù)就是 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 10 頁 共 36 頁 一個(gè) FIR 系數(shù)。式 ( 3–2)稱為第一類線性相 位的幅度條件 (偶對稱 )，式 ( 3–3)稱為第二類線性相位的幅度條件 (奇對稱 )。之所以要利用有限精度數(shù)值實(shí)現(xiàn)濾波器，是因?yàn)閷?shí)際的濾波器系數(shù)只能用有限的二進(jìn)制位數(shù)來表示，就涉及到系數(shù)的字長問題。其中， x(n)是輸入序列， h(n)是單位脈沖響應(yīng)， y(n)是系統(tǒng)對輸入序列 x(n)的響應(yīng)，卷積的數(shù)值即 y(n)只可以由式只 ? ? ? ? ? ??? ???20k knxkhny 算得到。 卷積是 DSP 使用最頻繁的一種運(yùn)算，描述系統(tǒng)的輸入如何與系統(tǒng)相互作用產(chǎn)生輸出，通常來說，系統(tǒng)的輸出將是輸入的延遲、衰減或者放大。如圖 所示，在 A/D 轉(zhuǎn)換前，加入一個(gè)低通濾波器，這樣，經(jīng)過戶 A/D 轉(zhuǎn)換之后，有效地避免了混疊現(xiàn)象的發(fā)生，從而保證了后續(xù)數(shù)字處理的正常進(jìn)行。 DAC 把數(shù)字濾波后的輸出轉(zhuǎn)化成模擬值，這些模擬值接著被 模擬濾波器平滑，并且消去不需要的高頻分量。這個(gè)模擬信號被周期地抽樣，且轉(zhuǎn)化成一系列數(shù)字 x(n)(n=0， 1， ……) 。 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 8 頁 共 36 頁 3 FIR 數(shù)字濾波器設(shè)計(jì) FIR 數(shù)字濾波器概述 信號中一般都包含噪聲或者說其中有很多能量在感興趣的最高頻率之外，因此我們要用濾波電路將感興趣的帶寬之外的信號和噪聲移去。 [2~11] 本章小結(jié) 本章詳細(xì)的說明了 Virtex II 系列 FPGA 的結(jié)構(gòu)和特點(diǎn)，并簡要介紹了 FPGA技術(shù)的發(fā)展。無偏的相位輸出時(shí)鐘和輸入時(shí)鐘信號，可以消除時(shí)鐘分配延遲。與此同時(shí)，也可由 DCM 的驅(qū)動(dòng)器分配到每個(gè)設(shè)備的時(shí)鐘信號。適當(dāng)?shù)呐鋫渑c之相對應(yīng)的十六個(gè)全局時(shí)鐘復(fù)用器 基于 FPGA的 FIR數(shù)字濾波器的設(shè)計(jì)及仿真 第 7 頁 共 36 頁 緩沖區(qū)?；窘Y(jié)構(gòu)如圖