畢業(yè)設(shè)計-基于現(xiàn)代dsp技術(shù)的iir濾波器的實現(xiàn)-文庫吧資料
2024-12-08 13:16本頁面
【正文】 Input port” 參數(shù)“ [number of bits].[]”設(shè)為“ 2” 參數(shù)“ [].[number of bits]”設(shè)為“ 8” Y 模塊： (Altbus) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Bus Type”設(shè)為“ signed Fractional” 參數(shù)“ Node Type”設(shè)為“ Output port” 參數(shù)“ [number of bits].[]”設(shè)為“ 4” 參數(shù)“ [].[number of bits]”設(shè)為“ 23” BusConv 模塊： (BusConversion) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Input Bus Type”設(shè)為“ signed Fractional” 參數(shù)“ Input [number of bits].[]”設(shè)為“ 4” 參數(shù)“ Input [].[number of bits]”設(shè)為“ 18” 參數(shù)“ Output Bus Type”設(shè)為“ signed Fractional” 參數(shù)“ Output [number of bits].[]”設(shè)為“ 2” 第 11 頁（共 19 頁） 參數(shù)“ Output [].[number of bits]”設(shè)為“ 15” BusConv BusConv4 模塊： (BusConversion) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Input Bus Type”設(shè)為“ signed Fractional” 參數(shù)“ Input [number of bits].[]”設(shè)為“ 3” 參數(shù)“ Input [].[number of bits]”設(shè)為“ 15” 參數(shù)“ Output Bus Type”設(shè)為“ signed Fractional” 參數(shù)“ Output [number of bits].[]”設(shè)為“ 2” 參數(shù)“ Output [].[number of bits]”設(shè)為“ 15” BusConv BusConv BusConv5 模塊： (BusConversion) 庫： Altera DSP Builder 中 Bus Manipulation 庫 參數(shù)“ Input Bus Type”設(shè)為“ signed Fractional” 參數(shù)“ Input [number of bits].[]”設(shè)為“ 4” 參數(shù)“ Input [].[number of bits]”設(shè)為“ 25” 參數(shù)“ Output Bus Type”設(shè)為“ signed Fractional” 參數(shù)“ Output [number of bits].[]”設(shè)為“ 2” 參數(shù)“ Output [].[number of bits]”設(shè)為“ 15” FeedBackAdder、 FeedBackAdder2 模塊： (Parallel Adder Subtractor) 庫： Altera DSP Builder 中 Arithmetic 庫 參數(shù)“ Number of Inputs”設(shè)為“ 2” 參數(shù)“ Add(+)Sub()”設(shè)為“ + ” FeedBackAdder FeedBackAdder3 模塊： (Parallel Adder Subtractor) 庫： Altera DSP Builder 中 Arithmetic 庫 參數(shù)“ Number of Inputs”設(shè)為“ 2” 參數(shù)“ Add(+)Sub()”設(shè)為“ ++” FeedForwardAdder 、 FeedForwardAdder1 模塊： (Parallel Adder Subtractor) 庫： Altera DSP Builder 中 Arithmetic 庫 參數(shù)“ Number of Inputs”設(shè)為“ 3” 參數(shù)“ Add(+)Sub()”設(shè)為“ +++” Delay、 Delay Delay Delay3 模塊： (Delay) 第 12 頁（共 19 頁） 庫： Altera DSP Builder 中 Storage 庫 參數(shù)“ Depth”設(shè)為“ 1” 參數(shù)“ Clock Phase Selection”設(shè)為“ 1” G、 A1 A1 A2 A2 B B1 B1 B B2 B22 模塊：(Gain) 庫 ： Altera DSP Builder 中 Arithemtic 庫 參數(shù)“ Map Gain Value to Bus Type”設(shè)為“ Signed Fraction” 參數(shù)“ [Gain value number of bits].[]”設(shè)為“ 2” 參數(shù)“ [].[Gain value number of bits]”設(shè)為“ 10” 參數(shù)“ Number of Pipeline Levels”設(shè)為“ 0” IIR 濾波器系數(shù)的計算 假設(shè) 4 階 IIR 濾波器的設(shè)計指標(biāo)如下： ? 采樣頻率 Fs 為 50MHz； ? 濾波器類型為高 通 (HighPass)； ? 濾波器 Fc 為 5MHz； ? 濾波器設(shè)計類型為 Butterworth。在 IIR 數(shù)字濾波器的設(shè)計中較多的采用這種方法。此法只適用于簡單濾波器。這種設(shè)計方法一般由 3 種方法： 零極點位置累試法。 ? 實際技術(shù)實現(xiàn)：軟件法、硬件法或 DSP 芯片法。 ? 用一個因果穩(wěn)定的離散系統(tǒng)的系統(tǒng)函數(shù) H(Z)逼近此性能指標(biāo)。并聯(lián)結(jié)構(gòu)的靈敏度由于直接型和正準(zhǔn)型，運算累積誤差比級聯(lián)型小。 并聯(lián)結(jié)構(gòu)是將 N 階的系統(tǒng)函數(shù) H(Z)利用部分分式展開寫成二階節(jié)之和： 1011 01 ...()() () 1 . . .M MN kNkNNb b z b zYzH z C zXz a z a z?? ? ?? ? ?? ? ?? ? ? ? （ 12） 其中每一個二階節(jié)： 1, 0 ,112,1 , 2( ) 。 每一級分子的系數(shù)確定一對零點，分母的系數(shù)確定一對極點，因為子網(wǎng)絡(luò) 的零極點也即整體網(wǎng)絡(luò)的零極點，所以整個系統(tǒng)的零極點都 第 8 頁（共 19 頁） 可以準(zhǔn)確的由每一級的系數(shù)來調(diào)整和控制，這樣便于調(diào)整濾波器的頻率響應(yīng)性能。這些二階節(jié)是： 12,1 , 2,1 , 21( ) 。將分子和分母多項式分解為各自的根，然后將一對復(fù)數(shù)共扼根 （或者任意兩個實 數(shù)根）組合成二階多項式。 設(shè)有 4 階差分方程： 0 1 2 3 41 2 3 4( ) ( ) ( 1 ) ( 2 ) ( 3 ) ( 4 )( 1 ) ( 2 ) ( 3 ) ( 4 )y n b x n b x n b x n b x n b x na y n a y n a y n a y n? ? ? ? ? ? ? ? ?? ? ? ? ? ? ? ? （ 6） 4400( ) ( )iiiia y n i b x n i??? ? ??? （ 7） 對方程兩邊同時取雙邊 Z 變換得傳遞函數(shù) H(Z)，傳遞函數(shù)直接得到信號流圖： 4041()()() 1iiiiiiazYzHz XzBz????????? （ 8） 輸出序列的最高差分階數(shù) 4 即系統(tǒng)的階數(shù)。 并聯(lián)型：將系統(tǒng)函數(shù)的 H(Z)因式分解為雙二階之和， 每個雙二階用一個直接型實現(xiàn)，整個系統(tǒng)函數(shù)作為二階節(jié)的并聯(lián)網(wǎng)絡(luò)實現(xiàn) [1] [11]。所以，數(shù)字濾波器的通帶分布如下： 圖 2
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