【正文】 。 1. 24AA128 芯片介紹 24AA128芯片是 16K*8的電可擦除 PROM芯片。固件程序的一個(gè)最主要的目的就時(shí)讓 Windows 可以檢測(cè)和識(shí)別設(shè)備。固件程序一般放入 MCU 中，當(dāng)把設(shè)備連接到主機(jī)上（ USB 連接線插入插孔）時(shí)，上位機(jī)可以發(fā)現(xiàn)新設(shè)備，然后建立連接。 4. 68013A 模塊芯片邏輯連接： 圖 26 CY7C68013A 芯片邏輯連接 E2PROM 模塊和 Micro USB 模塊 E2PROM 模塊提供 USB 上電后的固件加載。 要配置該芯片處于何種工作模式，可以通過 IFCONFIG[1:0]寄存器來選擇工作模式。用戶可以通過 GPIF Designer來控制狀態(tài)機(jī)，從而和多種外圍器件無縫連接。 ●PORTS接口模式實(shí) 際上就是普通的 IO端口模式，相當(dāng)于 8051通用的輸入輸出口。這種量子 FIFO 結(jié)構(gòu)很好地確保了高速模式下的數(shù)據(jù)傳輸。量子 FIFO 結(jié)構(gòu)見圖 23。 表 23 數(shù)據(jù)傳輸類型 數(shù)據(jù)最大包大?。ㄗ止?jié)） 控制傳輸 8,16,32,64 64 批量傳輸 8,16,32,64 64 中斷傳輸 164 11024 同步傳輸 11024 11024 68013A 內(nèi)集成了 4KB 的 FIFO 存儲(chǔ)區(qū)，這些 FIFO 與普通 FIFO 每次傳輸一個(gè)字節(jié)的原理不同，它則是以數(shù)據(jù)包的形式傳輸，因而得名“量子 FIFO”。當(dāng)運(yùn)行在全速模式下時(shí)， EP EP EP EP8 緩沖區(qū)仍以小緩沖區(qū)出現(xiàn)，數(shù)據(jù)傳輸類型和緩沖區(qū)可以配置；運(yùn)行在高速模式時(shí)，固件可以配置大端點(diǎn)緩沖區(qū)的大小、數(shù)據(jù)傳輸類型、緩沖深度。這樣就可以把數(shù)據(jù)包的延遲降到最小，從而增加帶寬的吞吐量。在數(shù)據(jù)傳輸時(shí)，端點(diǎn) /接口 FIFO 直接以 速率傳輸數(shù)據(jù)，無需 CPU 干預(yù)。 EP0 則是唯一的控制傳輸端點(diǎn)，也是唯一的雙向傳輸端點(diǎn)， EP1IN 和 EP1OUT 可配置為中斷和批量端點(diǎn)。 EP4 和 EP8 固定為 512 自己，是雙緩沖；端點(diǎn) EP2 和 EP6 大小為 512 字節(jié)或者 1024 字節(jié)，可 51 以配置成 3 或 4 緩沖。 EP0 和 EP1 是小端點(diǎn)，大小為 64 字節(jié)，只能被 CPU 讀取，不能直接與外部邏輯連接。 49 50 68013A 模塊的內(nèi)部邏輯結(jié)構(gòu)原理圖： 圖 23 68013A 模塊邏輯結(jié)構(gòu) 68013A模塊中有三個(gè)大小固定為 64字 節(jié)的端點(diǎn)緩沖區(qū)和 4KB 的公用緩沖區(qū)（圖 23 中的 4KBFIFO），其中 4KB 的空間可以配置成多種組合。 1. CY7C68013A 芯片介紹 CY7C68013A （ EZUSB FX2LP?）芯片是 CYPRESS 公司研發(fā)的世界上第一款集成 USB 協(xié)議的微處理器接口控制芯片，也是高集成、低功耗 USB 微控制器 EZUSB FX2? (CY7C68013) 的一個(gè)低功耗版本，它支持 12Mbps 的全速以及 480Mbps 高速傳輸，可使用控制傳輸，中斷傳輸，塊傳輸和同步傳輸?shù)人姆N傳輸方式進(jìn)行數(shù)據(jù)傳輸。 68013A 模塊的硬件實(shí)現(xiàn)是選取 Cypress 公司的 EZUSB FX2 系列芯片中的CY7C68013A 芯片。 PIC18FF4550 是 Microchip 公司出品的帶全速 USB 的 8 位高檔單片機(jī)；全速 下有 1KB 的雙端口，支持 32個(gè)端點(diǎn)（ 16 對(duì)）和兩種數(shù)據(jù)傳輸速率 12MMbps 和 )，其數(shù)據(jù)端點(diǎn)和模塊設(shè)計(jì)中的數(shù)據(jù)不匹配。目前的 USB 芯片有 CH37 CYPRESS 系列、 PIC18FF4550。 MicroUSB 是提供該模塊與 PC 主機(jī)的連接，接受來自 USB 接口數(shù)據(jù)。 E2PROM 模塊是存儲(chǔ)固件程序以及 VID/PID/DID，在上電后加載到 USB 控制模塊的芯片上。 上 電下 載 固 件8 0 5 1 微 控 制 器復(fù) 位運(yùn) 行 下 載 固件 ， 完 成 配 置插 入 U S B 連 接 接口設(shè) 備 已 枚 舉設(shè) 備 枚 舉創(chuàng) 建 連 接 ， 啟動(dòng) 設(shè) 備驅(qū) 動(dòng) 程 序 下 載確定傳輸時(shí)鐘和數(shù)據(jù)傳輸方式讀 O R 寫 操 作 ？F I F O 是 否 滿 狀態(tài)F I F O 是 否 滿 狀態(tài) ？S L R D 有 效 ， 讀 操 作S L W R 有 效 ， 寫 操 作分 配 新 的 F I F O 端 點(diǎn)Y E SS L O E ？N O傳 輸 到 F D 信號(hào) 線低 電平存 儲(chǔ) 到 V i r t e x芯 片等 待 S L O E 變成 低 電 平高 電 平分 配 新 的F I F O 端 點(diǎn)Y E S傳 輸 到 F D 總線N O寫 入 到 外 部U S B 設(shè) 備 圖 21 USB 模塊工作流程圖 Adept USB 模塊的結(jié)構(gòu)框圖如下所示： 46 F L A G D / C S S L O ES L R DS L W RP K T E N DF L A G AF L A G BF L A G CI F C L KF I F O A D R [ 1 : 0 ]F I F O D A T A [ 7 : 0 ]T M ST C KT D OT D IV i r t e x 5F P G A J T A GP r o g r a m m i n gp o r tC Y P R E S S6 8 0 1 3 AS C KS D AI I C R O M（ V I D / P I D )D _ PD _ NM i c r o n U S BD i l i g e n t A d e p tU S B p o r tP R O G R A MF P G A 下 載 配置 模 塊 圖 22 Adept USB 的邏輯結(jié)構(gòu)圖 其信號(hào)功能如下表： 表 21 Adept USB 系統(tǒng)外部接口表 信號(hào)名稱 信號(hào)流向 寬 度 信號(hào)描述 FLAGA 輸出 1 CY7C68013A 芯片內(nèi) FIFO 的標(biāo)志管腳，映射 FIFO 的當(dāng)前狀態(tài)為滿或空 FLAGB 輸出 1 FLAGC 輸出 1 FLAGD/CS 輸入 1 端點(diǎn) 6FIFO 選擇信號(hào)，低電平有效 SLOE 輸入 1 Slave 模式下控制 FD 的使能信號(hào) SLWR 輸入 1 FIFO 的寫選通信號(hào) SLRD 輸入 1 FIFO 的讀選通信號(hào) IFCLK 雙向 1 接口時(shí)鐘 PKTEND 輸入 1 數(shù)據(jù)包結(jié)束信號(hào) FIFOADR[1:0] 輸入 2 選擇四個(gè) FIFO 端點(diǎn)的地址線 FIFO DATA[7:0] 雙向 8 數(shù)據(jù)傳輸線 TMS 輸出 1 模式選擇， TCK 上升沿前建立 TDO 輸出 1 數(shù)據(jù)輸出， TCK 下降沿輸出 TDI 輸入 1 數(shù)據(jù)輸入 TCK 輸出 1 時(shí)鐘輸入 47 PROGRAM 輸出 1 FPGA 重新配置信號(hào) 內(nèi)部各模塊之間接口定義： 表 22 Adept USB2 內(nèi)部各模塊之間接口表 信號(hào)名稱 寬 度 信號(hào)流向 信號(hào)描述 SDA 1 E2PROM與接口控制，雙向 IIC的數(shù)據(jù)傳輸線 SCK 1 接口控制模塊流向 E2PROM IIC的時(shí)鐘控制線 D_P 1 Micro_USB與接口控制模塊，雙向 USB的數(shù)據(jù)信號(hào)線正 D_N 1 Micro_USB與接口控制模塊，雙向 USB的數(shù) 據(jù)信號(hào)線負(fù) 48 Adept USB 模塊內(nèi)部包含 3 個(gè)子模塊： 68013A 模塊， E2PROM 模塊，硬件接口模塊。寫操作：同步方式下，當(dāng) SLWR 被激活時(shí)， FD總線上的數(shù)據(jù)在每個(gè)時(shí)鐘信號(hào)的上升沿來時(shí)被寫入 FIFO（且 FIFO 指針加 1）；異步方式下， FD 總線上的數(shù)據(jù)在每次 SLWR 激活到撤銷激活變化時(shí)寫入 FIFO（并且指針加 1 ）。 IFCLK 可以被設(shè)置成 30MHz 或者 40MHz 或者外部提供的時(shí)鐘，且數(shù)據(jù)傳輸方式可以為異步或者同步傳輸方式。外部 USB 設(shè)備中的數(shù)據(jù)通過數(shù)據(jù)線正和數(shù)據(jù)線負(fù)傳輸?shù)?68013A 模塊的 RAM 或者 FIFO 端點(diǎn)中。 當(dāng)有 USB設(shè)備的連接口通過 Adept USB port接口接入后， 68013A模塊中的SIE會(huì)向零地址（當(dāng)?shù)谝淮谓尤霑r(shí)，每個(gè) USB設(shè)備都必須對(duì)零地址做出響應(yīng)）發(fā)出獲取設(shè)備描述的請(qǐng)求；設(shè)備箱 SIE返回 ID數(shù)據(jù)，以便芯片識(shí)別； 68013A模塊中的 SIE發(fā)出設(shè)置地址請(qǐng)求，為剛接入的 USB接口的設(shè)備分配唯一地址； 68013A模塊中的 SIE發(fā)出獲取設(shè)備描述符請(qǐng)求，請(qǐng)求附加的設(shè)備信息，如中斷數(shù)目，加載驅(qū)動(dòng)類型等；然后加載 USB設(shè)備驅(qū)動(dòng)，驅(qū)動(dòng)加載成功之后， 外部 USB設(shè)備就與Virtex5芯片建立了連接，可進(jìn)行數(shù)據(jù)傳送了。此時(shí)， USB設(shè)備請(qǐng)求控制位 RENUM將自動(dòng)置為 1，表示由該固件程序來處理設(shè)備的請(qǐng)求，而不是缺省的 USB設(shè)備。 在 Adept USB2模塊上電后，芯片會(huì)自動(dòng)尋找外部存儲(chǔ)設(shè)備并加載其中的配置信息。 Adept USB 模塊的存在，可以使得開發(fā)平臺(tái)能夠更好地和外部應(yīng)用環(huán)境進(jìn)行數(shù)據(jù)交換，提升了其應(yīng)用性。 第五章是結(jié)束語，對(duì)本論文所做的工作進(jìn)行了總結(jié)。 第三章介紹 FPGA 模塊的原理， FPGA 芯片的結(jié)構(gòu)； FPGA 配置模塊的工作原理，配置方式，以及配置電路邏輯連接。 論文結(jié)構(gòu) 本論文的內(nèi)容共分五章，具體的安排如下： 第一章是緒論部分，首先介紹了 Xilinx Virtex5 系列的特性，然后簡(jiǎn)介在 Virtex5芯片基礎(chǔ)上集成的 GENESYS 開發(fā)板，接著介紹了論文的工作，最后是論文結(jié)構(gòu)。 （ 3）各模塊進(jìn)行頂層的功能描述和，繪制出模塊的結(jié)構(gòu)圖以及部分模塊的子模塊結(jié)構(gòu)圖，給出模塊的信號(hào)功能定義。 （ 2） 分析 GENESYS 開發(fā)板 的技術(shù)手冊(cè)。 43 論文工作 論文作者在畢業(yè)設(shè)計(jì)期間對(duì) Genesys 開發(fā)板的 FPGA 模塊， Adept USB 模塊，Strata Flash 模塊， DDR2 模塊，和四種模塊的設(shè)計(jì)原理分析，給出各芯片和XC5VLX50T 的電路連接頭。 時(shí)鐘模塊對(duì)于一個(gè)系統(tǒng)來說，僅提供一個(gè)時(shí)鐘信號(hào)已經(jīng)不能滿足系統(tǒng)的需要，多樣的、高穩(wěn)定性 的、用戶可以自定義的時(shí)鐘策略成為大多數(shù)時(shí)鐘模塊的主流方案。 DDR2，雙倍數(shù)據(jù)傳輸速率。 Strata Flash 是非易失型存儲(chǔ)設(shè)備，目前主要由 NOR 閃存和 NAND 閃存兩類；輸出傳輸一般都是并行進(jìn)行。不同模塊提供的 USB 數(shù)據(jù)交換速率不一樣，通信的數(shù)據(jù)通道位數(shù)也不一樣 。 USB 是通用串行總線的英文簡(jiǎn)寫， USB 模塊能夠提供高速數(shù)據(jù)交換。 FPGA 配置模塊可 以通過主模式、從模式以及 JTAG 下載模式進(jìn)行比特流文件下載； BPI 配置模式歸屬于從模式。 Genesys 開發(fā)平臺(tái)的 FPGA 比起其它的開發(fā)板來說具有更主流性和兼容性，在 USB 技術(shù)方面有對(duì) JTAG 技術(shù)的支持，內(nèi)存空間能夠達(dá)到256MByte,Flash 存儲(chǔ)空間也能 256Mb,而 FA161 開發(fā)板則是 16MByte 的 MT48LC4M32 SDRAM 芯片、 4Mb 的 AM29LV320 Flash 芯片。目前有許多基于不同核心芯片，比如 FA161 開發(fā)板，其核心器件為 Altera Cyclone 系列的 FPGA EP1C6；開發(fā)板上還有 接口， （ CY7C68013A）接口，以太網(wǎng)（ RTL8901S）接口，能夠?qū)崿F(xiàn) HDL 程序開發(fā)、nois ii 程序開發(fā)、結(jié)合 Matlab 制作 DSP。 Genesys開發(fā)板還集成 64位數(shù)據(jù)位寬 256Mbyte的 DDR2 SODIMM，可配置的時(shí)鐘模塊， HDMI視頻接口， AC97聲卡系統(tǒng)， Strata Flash模塊。開發(fā)板上集成了 Diligent公司的 USB2系統(tǒng)，該 USB系統(tǒng)能夠提供 FPGA編程、實(shí)時(shí)電源監(jiān)控、自動(dòng)開發(fā)板測(cè)試、虛擬 I/O功能。 Diligent公司在 XC5VLX50T芯片基礎(chǔ)上，集成了諸如 Gbit以太網(wǎng)， DDR2存儲(chǔ)陣列， USB等功能模塊，構(gòu)成了一個(gè)完善的、可以使用的的數(shù)字集成開發(fā)平臺(tái)Genesys。 XC5VLX50T芯片是該系列下的一款 FPGA芯片。 端點(diǎn)與以太網(wǎng) MAC 模塊，具體配置因器件而異。 Virtex5 系列是 Xilinx 公司 2021 年推出的全球首款 65nm FPGA 系列芯片 ,采用 三柵極氧化層工藝技術(shù)制造，可提供多達(dá) 330,000 個(gè)邏輯單 41 元、 1,200 個(gè) I/O 引腳、 48 個(gè)低功耗收發(fā)器以及內(nèi)置 PowerPC174。 Xilinx