【正文】 圖 42控制模塊圖 模塊輸入輸出信號定義 RESET: INPUT系統(tǒng)復(fù)位信號，在系統(tǒng)開始測量前，一般需要輸入一個高電平。具體設(shè)計流程如下 : 圖 41 VHDL設(shè)計流程圖 設(shè)計開始 編輯輸入 （ VHDL 描述 ） 編 譯 布 線 綜 合 仿 真 下 載 18 控制模塊的 VHDL設(shè)計 首先將介紹控制模塊的設(shè)計，控制模塊是整個系統(tǒng)的控制部分，它控制著其他四個模塊的工作。從編程效率和編程難度上來看，采用第二種方法的功能描述較好。由于受邏輯綜合的限制，采用 RTL描述方式時，所用的 VHDL語言的語句有一定的限制。在行為描述方式的程序大量采用算術(shù)運算、關(guān)系運算、慣性延時、傳輸延時等難以進行邏輯綜合和不能進行邏輯綜合的 VHDL語句。 [14] 4. 水表抄表器程序模塊的 VHDL語言設(shè)計 VHDL語言的描述方式 [1][9] VHDL語言的描述共有三種構(gòu)造體描述方式 :行為描述方式、寄存器傳輸描述方式、結(jié)構(gòu)化描述方式。依次進位，完成抄表 器的計量功能，同時實時顯示，完成抄表的功能。系統(tǒng)在接受到開始測量脈沖信號 SYSSTART，開始測量，計數(shù)器開始計數(shù)，當(dāng)有計數(shù)到999時，計數(shù)器自動復(fù)位為 0，同時往存儲模塊輸出數(shù)據(jù)‘ 139。SYSSTART用于通知系統(tǒng)開始進行測量，并輸出測量結(jié)果。 SDA: 為系統(tǒng)輸出的 IIC總線信號，用于存儲 SCL: 為系統(tǒng)輸出的 IIC總線信號，用于存儲 抄表器系統(tǒng)說明 開 始 sysreset= ’1’? 根據(jù) digitout決定是否點亮數(shù)碼管的第一個數(shù)碼段 相同的方法現(xiàn)實十位、百位 個 位 數(shù) 顯 示 完 畢 根據(jù) digitout 決定是否點亮數(shù)碼管的第一、二個數(shù)碼段 開始顯示測量結(jié)果的個數(shù)位 gate1=’1’ 二進制表示的結(jié)果信號binput 轉(zhuǎn)換成 BCD 碼表示 17 整個系統(tǒng)有四個輸入信號，分別為系統(tǒng)基準(zhǔn)時鐘信號 CLK、被測時鐘信號 CHECLK,系統(tǒng)復(fù)位信號 RESET和開始測量脈沖信號 SYSSTART。 CHECLK:為系統(tǒng)輸入的被測信號，作用于計數(shù)模塊的被測時鐘信號 CHECLK。 DATA1[3..0] GATE1 DATA1[3..0] GATE2 DATA1[3..0] GATE3 SYSSTART IGITOUT[6..0] CLKDISP 16 圖 38 顯示模塊流程圖 抄表器模塊構(gòu)成 將抄表器系統(tǒng)的四個模塊 :控制模塊、計數(shù)模塊、存儲模塊和顯示模塊按照其相互間的信號連接關(guān)系組 合起來就構(gòu)成了整個抄表器。模塊接著反過來顯示個數(shù)位。從而顯示整個數(shù)字。第二 次根據(jù)職 GITOUT是否點亮數(shù)碼管的第一第二個顯示段 。)。否則對輸入的測量結(jié)果進行顯示。顯示模塊在顯示測量結(jié)果前先檢測模塊的復(fù)位信號 SYSRST是否為高電平 (SYSRST=‘ 139。信號高電平表示點亮對應(yīng)的顯示段，低電平表示關(guān)閉對應(yīng)的顯示段，從而顯示正 確的測量結(jié)果。 輸出信號有 : GATE 1GATE3:為顯示輸出的各個數(shù)碼管選通信號， GATE 1為個位數(shù)碼管的選通信號， GATE2為十位數(shù)碼管的選通信號， GATE3為百位數(shù)碼管的選通信號，也就是說最大顯示數(shù)據(jù)為 999。 SYSRESET:為顯示輸入的復(fù)位信號，它來自于控制模塊輸出的復(fù)位脈沖信號 RESETOUT. DATA:為顯示模塊輸入的測量結(jié)果信號 (二進制表示 )，它來自于計數(shù)模塊輸出的測量結(jié)果信號TKEEP。與前面的模塊一樣，由外加晶振所提供。模塊從存儲模塊接受測量的結(jié)果，輸出共陰極數(shù)碼管顯示所需的控制信號。當(dāng)STOP到來時，存儲模塊停止工作，發(fā)出反饋信號 FLAG，準(zhǔn)備下一次的存儲。 數(shù)據(jù)讀取后將儲存到內(nèi)部。標(biāo)志信號被送到控制模塊后，將使控制模塊開始新的一輪存儲。 SCL:為存儲模塊輸出的 IIC總線信號，它將被送到 EEPROM器件。 STOP:為存儲模塊輸入的系統(tǒng)停止信號，它來自于控制模塊輸出的信號 STOP。 RDEN:為存儲模塊的讀出使能信號，它來源于計數(shù)模塊輸出的輸出使能信號 OUTEN:主要用于控制模塊內(nèi)寫入的數(shù)據(jù)傳送到 IIC器件。其模塊圖如圖 35所示 : IICCONTROL 圖 35存儲模塊的模塊圖 模塊翰入、輸出 由圖 35可知，存儲模塊的輸入信號有 : IIDATAIN:為存儲模塊 輸入的測量結(jié)果信號。輸出使能信號 OUTEN由每次測量前的復(fù)位信號 RESET復(fù)位清零。其主要用途是通知存儲模塊可以讀取測量結(jié)果輸出信號 TKEEP上的值。它由模塊復(fù)位信號 RESET復(fù)位清零， 在送到存儲模塊后，由存儲模塊送顯示模塊顯示。 RESETOUT：主要用于對計數(shù)模塊進行復(fù)位操作，清除計數(shù)結(jié)果，保證系統(tǒng)在 連續(xù)不間斷測量的正確性。其電壓幅度為 05v, CLK:為基準(zhǔn)時鐘，與前面兩個模塊一樣，有外加的晶振提供。這樣系統(tǒng)只需在開始施加一次測量開始脈沖信號 SARTCUNCHU，以后在無須施加，從而實現(xiàn)了連續(xù)不間斷的測量。)且脈沖寬度滿足條件時，控制模塊先檢查是否處于系統(tǒng)復(fù)位期間 (RESET=‘ 139。當(dāng)系統(tǒng)開始測量脈沖信號 SYSSTART來臨 (SYSSTART39。 模塊流程 控制模塊的流程如圖 3一 2所示 : RESET RESETOUT SYSSTART STOP FLAG STARTCUNCHU BASECLK 11 圖 32 控制模塊流程圖 控制模塊首先檢測三個輸入信號 :系統(tǒng)復(fù)位信號 RESET、系統(tǒng)開始測量脈沖 SYSSTART和存儲模塊反饋信號 FLAG的變化。 STARTCUNCHU:為存儲開始脈沖信號。 輸出信號有 : RESETOUT:為輸出復(fù)位脈沖信號?？刂颇K接受 到此脈沖信號后，就發(fā)出 STARTCUNCHU脈沖信號，使系統(tǒng)進行下一次測量，而不再需要SYSSTART信號，從而實現(xiàn)了連續(xù)不間斷測量。 FLAG:為存儲模塊反饋回來的標(biāo)志信號。在進行一次新的測量前需要也僅需要給 SYSSTART一個脈沖，系統(tǒng)就開始進行連續(xù)不間斷的測量。當(dāng)需要復(fù)位系統(tǒng)時 (一般在進行新的測量前 )，只需使 RESET變?yōu)楦唠娖?RESET=‘ 1’ )即可將整個系統(tǒng)復(fù)位，處于等待側(cè)量狀態(tài)。圖 31是控制模塊的模塊圖。下面將依次介紹其各模塊的實現(xiàn)。模塊輸出的數(shù)據(jù)信 DIGITOUT各位上的信號是否為高電平來決定是否點亮數(shù)碼管中對應(yīng)的顯示段。該測量結(jié)果信號是用二進制表示的，顯示模塊首先將該信號轉(zhuǎn)換成 BCD碼表示的形式，以用于數(shù)碼管的顯示。模塊輸入的基準(zhǔn)時鐘 CLKDISP為分頻電路分頻處理后，頻率為 100K的時鐘，用于數(shù)碼管的循環(huán)顯示。 顯示模塊 DISPLAY:顯示模塊主要作用是 生成共陰極數(shù)碼管顯示測量結(jié)果所需的控制信號和數(shù)據(jù)信號。只有當(dāng)使能信號WREN到來時，存儲模塊才能從計數(shù)模塊讀取結(jié)果信號 TKEEP。 存儲模塊 IICCONTROL:存儲模塊通過對計數(shù)模塊的測量結(jié)果的存儲。計數(shù)模塊在每次測量前，從控制模塊接受復(fù)位信號 RESET，對模塊進行復(fù)位，清除上次的測量結(jié)果，為新的一次測量做準(zhǔn)備。整個系統(tǒng)模塊如圖 22所示 : 9 圖 22 系統(tǒng)圖 各模塊功能描述如下 : 控制模塊 CONTROL:控制模塊相當(dāng)于控制電路部分，它的主要功能是控制整個抄表器系統(tǒng)的復(fù)位，測量的開始等?？刂颇K是整個系統(tǒng)的控制部分，計數(shù)模塊是整個測量系統(tǒng)的核心，進行計數(shù)，計數(shù)結(jié)果送到存儲模塊。 符合系統(tǒng)芯片 (SOC, System On Chip)的發(fā)展要求。與以往的抄表器相比，用 FPGA實現(xiàn)的抄表器有如下特點 : 集成度高。 FPGA是新型的可編程邏輯器件，能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€單個器件中，它所提供的門數(shù)從幾百門到上百萬門，可以 滿足不同的需要。但由于單片機先天性的限制 (如單片機工作頻率的限制、單片機內(nèi)部計數(shù)器位數(shù)的限制 )，由單片機控制的抄表器無法測量精度和測量速度上取得重大突破。隨著單片機的大規(guī)模的應(yīng)用，單片機在 水表抄表方面也越來越多的被使用，出現(xiàn)了不少單片機控制的水表抄表器。所以決定采用第三種方案，利用可編程邏輯器件和 VHDL語言設(shè)計的優(yōu)點。但是如果做成 ASIC，大規(guī)模生產(chǎn)，其優(yōu)勢是很明顯的。同時易于做成產(chǎn)品，大規(guī)模生產(chǎn)，迅速占領(lǐng)市場，是 EDA發(fā)展的趨勢。 在第三種方案中，利用 VHDL語言，通過對 CPLD或 FPGA編程，生成控制電路，計數(shù)電路、存儲電路，顯示電路，使它們完全集成在一片 CPLD或 FPGA上。對其編程，使其產(chǎn)生各個功能模塊，生成 ASIC〔專用集成電路〕 [10]，然后輔于外圍電路，使之完全符合上述功能的要求。易于設(shè)計，同時也能利用最新的 VHDL語言進行設(shè)計一些比較簡單的集成電路。 第二種方案 : 采用 ASIC技術(shù)，把上述除了 CPU(單片機 )以外的各外圍功能芯片集成在 CPLD或 FPGA上，應(yīng)用 VHDL語言對其編程，使其完成各個功能芯片的功能，然后再應(yīng)用 VHDL語言設(shè)計一個專用串行通信芯片，使整個系統(tǒng)能夠小型化。 具有防盜竊功能。 通用于所有符合國家標(biāo)準(zhǔn)的普通水表或氣表。 低功耗 ，普通 5號電池可用三年，更換電池數(shù)據(jù)不丟。系統(tǒng)內(nèi)還配有電源監(jiān)視器和看門狗電路，保證系統(tǒng)可靠運行。系統(tǒng)可對來自多路的脈沖進行實時采集、計算，變成各路表的用水量數(shù)據(jù)進行保存。 2. 水表抄表器的方案設(shè)計 水表抄表器的幾種方案比較 根據(jù)抄表系統(tǒng)的特點，可以采用幾種方案 來實現(xiàn)。 再次探討 VHDL語言的具體特點。 本課題的研究意義 本課題的研究意義有以下幾個 : 首先，就是完成本課題的具體設(shè)計，通過這次設(shè)計，掌握用 VHDL設(shè)計數(shù)字系統(tǒng)的方法。 本設(shè)計主要是針對該系統(tǒng)的核心部分 — 數(shù)據(jù)抄表器， 抄表器接受已處理好的脈沖信號，每 1000個脈沖記為 1度。 (3)上位控制器 :上位控制器可與數(shù)據(jù)采集器、檢測表頭組成完整的小規(guī)模抄表系統(tǒng)，標(biāo)準(zhǔn)型上位控制器通過屏蔽雙絞線可掛接多個數(shù)據(jù)采集器。其一般具有 8個通道，每個通道連接 1個檢測表頭。即在信 號端產(chǎn)生一個計量脈沖。轉(zhuǎn)軸的圈數(shù)通過探頭組件的輸出端送到數(shù)據(jù)采集器，該數(shù)據(jù)通過一定的倍率計算便成為最終的計量數(shù)據(jù)。傳感器實質(zhì)上是一種基于磁電轉(zhuǎn)換技術(shù)或光電轉(zhuǎn)換技術(shù)的脈沖發(fā)生電路單元。系統(tǒng)包括遠傳檢測表頭、數(shù)據(jù)抄表器、上位控制器等三個部分。由于它們的出現(xiàn)既方便了廣大用戶，又大大減 輕了抄表員的工作量，同時由于計量精確，因而己具有成為該領(lǐng)域中主流技術(shù)的趨勢。它對用戶水、電、氣等量的自動計費、收費聯(lián)網(wǎng)，狀態(tài)報警提示和防止用戶使用非法手段竊水、竊電等功能于一體，是適應(yīng)管理現(xiàn)代化的最佳計量器具之一。不僅工作量大、數(shù)據(jù)統(tǒng)計麻煩，而且容易出錯，費用收繳工作也極其麻煩。隨著人們生活水平的不斷提高和生活節(jié)奏的日益加快，現(xiàn)代家庭中的煤氣、電、水費的核算和收繳工作日益成為一種負擔(dān)。 水表抄表器的發(fā)展現(xiàn)狀及本課題的研究意義 水表抄表器的發(fā)展現(xiàn)狀 近年來，隨著科學(xué)技術(shù)的不斷發(fā)展和人民生活水平的不斷提高，“智能化住宅”這一概念正在逐步地被引入到普通住宅小區(qū)的建設(shè)之中。 可以進行與工藝無關(guān)編程 VHDL語言標(biāo)準(zhǔn)、規(guī)范，易 于共享和復(fù)用。 利用 VHDL語言開發(fā)的優(yōu)點 VHDL語言與其他語言相比有一些自己的優(yōu)點： 設(shè)計功能強、方法靈活、支持廣泛。 配置后的時序仿真。 利用 VHDL綜合優(yōu)化軟件對 VHDL原代碼進行綜合優(yōu)化處理。 用 VHDL語言進行設(shè)計描述。 VHDL語言簡介 在大規(guī)模數(shù)字系統(tǒng)設(shè)計中， VHDL語言將逐步取代如邏輯狀態(tài)表和邏輯電路等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述語言。 語言設(shè)計可與工藝技術(shù)無關(guān)。 加快了硬件電路的設(shè)計周期，降低了硬件電路的設(shè)計難度。 硬件描述語言 (VHDL)[1][6] 硬件描述語言 (HDL)是相對于一般的計算機軟件語言如 C而言的。這種矛盾來自于 FPGA本身的結(jié)構(gòu)局限性，短期內(nèi)很難得到好的解決。最新的一些 FPGA產(chǎn)品集成了通用的 RAM結(jié)構(gòu)。但在芯片利用率提高，或者芯片 v0引出端很多的情況下，微小的修改往往會降低芯片的布通率。 FPGA/CPLD的容量和數(shù)目都是有限的。 同時， FPGA/CPLD設(shè)計方法也有其局限性。 開發(fā)工具和設(shè)計語言標(biāo)準(zhǔn)化 ，開發(fā)周期短。 高速。復(fù)雜可編程邏輯 CPLD是由 PAL或 GAL發(fā)展而來的。 EDA的 FPGA/CPLD開發(fā) [3] FPGA/CPLD不但包括了 MCU的特點，并兼有串、并行工作方式，高速、高可靠性以及寬口徑適用性等諸多方面的特點。隨著微電子技術(shù)的飛速進步，電子技術(shù)的應(yīng)