【正文】 數(shù)字密碼器的內(nèi)部結(jié)構(gòu)及模塊劃分在數(shù)字電路設(shè)計中，自頂向下的設(shè)計方法 [10]的主要思想是對數(shù)字系統(tǒng)進(jìn)行模塊劃分，這樣可以將復(fù)雜的設(shè)計簡化成相對簡單的模塊設(shè)計，不同的模塊用來完成數(shù)字系統(tǒng)中某一部分的具體功能。這里密碼器只接受前 6 位密碼輸入，并以按鍵音提示，多余位數(shù)的密碼輸入將不起作用；采用 6 位 7 段 LED 對輸入的密碼進(jìn)行動態(tài)掃描顯示；允許密碼輸入錯誤的最大次數(shù)為三次, 口令錯誤次數(shù)超過三次則進(jìn)入死鎖狀態(tài), 并發(fā)出警報。 9數(shù)字密碼器WAIT_TSETUPREADYOPEN_TA5A0A7A1A8A2A9A6A4A3LED_GALERTLED_RGND揚聲器外部時鐘 CLK綠燈紅燈7AABCDEFGBCDFGE圖 21 數(shù)字密碼器的系統(tǒng)結(jié)構(gòu)圖在本設(shè)計中，數(shù)字密碼器的功能描述如下所示：密碼器的工作時鐘由外部晶振來提供，時鐘頻率為 300Hz。 數(shù)字密碼器的總體方案設(shè)計 數(shù)字密碼器的功能描述一個簡單的數(shù)字密碼器是由密碼器主體以及附加的外圍指示電路組成的，其中密碼器主體的作用是用來接受密碼并進(jìn)行密碼的驗證操作；附加的外圍指示電路的主要作用是用來顯示輸入的密碼和根據(jù)密碼驗證的結(jié)果來給出不同的指示燈顯示或者啟動報警裝置，而報警裝置則通常采用揚聲器。2 數(shù)字密碼器的 VHDL 設(shè)計本次設(shè)計的數(shù)字密碼器將實現(xiàn)一般數(shù)字密碼器的基本功能，并且能夠預(yù)置任意位密碼，比一般的四位密碼鎖具有更高的安全可靠性。利用它們可實現(xiàn)幾乎任何形式的數(shù)字電路或數(shù)字系統(tǒng)的設(shè)計。功能強大，應(yīng)用廣闊。由于相應(yīng)的 EDA 軟件功能完善而強大，仿真方式便捷而實時，開發(fā)過程形象而直觀，兼之硬件因素涉及甚少，因此可以在很短時間內(nèi)完成十分復(fù)雜的系統(tǒng)設(shè)計，這正是產(chǎn)品快速進(jìn)入市場的最寶貴的特征。因此，F(xiàn)PGA/CPLD 的設(shè)計開發(fā)必須利用功能強大的 EDA 工具，通過符合國際標(biāo)準(zhǔn)的硬件描述語言(如 VHDL)來進(jìn)行電子系統(tǒng)設(shè)計和產(chǎn)品的和開發(fā)。開發(fā)工具和設(shè)計語言標(biāo)準(zhǔn)化，開發(fā)周期短。在高可靠應(yīng)用領(lǐng)域，MCU 的缺憾為 FPGA/CPLD 的應(yīng)用留下了很大的用武之地。FPGA/CPLD 的時鐘延遲可達(dá)納秒級，結(jié)合其并行工作方式，在超高速應(yīng)用領(lǐng)域和實時測控方面有非常廣闊的應(yīng)用前景。在+5V 工作電平下可隨時對正在工作的系統(tǒng)上的 FPGA/CPLD 進(jìn)行全部或部分地在系統(tǒng)編程，并可進(jìn)行所謂菊花鏈?zhǔn)蕉嘈酒芯幊蹋瑢τ?SRAM 結(jié)構(gòu)的 FPGA，其下載編程次數(shù)沒有限制。與 MCU 相比，F(xiàn)PGA/CPLD 的優(yōu)勢是多方面的和根本性的 [8]:編程方式簡便、先進(jìn)。系統(tǒng)加電時將這些編程數(shù)據(jù)即時寫入可編程器件，從而實現(xiàn)板級或系統(tǒng)級的動態(tài)配置。基于 SRAM 技術(shù)的器件編程數(shù)據(jù)存儲于器件的 RAM 區(qū)中，使之具有用戶設(shè)計的功能。編程方法分為在編程器上編程和用下載電纜編程。其優(yōu)點是集成度、工作頻率和可靠性都很高，適用于電磁輻射干擾較強的惡劣環(huán)境。其內(nèi)部資源是分段互聯(lián)的因而延時不可預(yù)測，只有編程完畢后才能實際測量。因此 FPGA 既具有門陣列的高邏輯密度和通用性，又有可編程特性。它采用全局金屬互連導(dǎo)線，因而具有較大的延時可預(yù)測性，易于控制時序邏輯，但功耗比較大。 FPGA/CPLD 簡介FPGA/CPLD 都是高密度現(xiàn)場可編程邏輯芯片，都能夠?qū)⒋罅康倪壿嫻δ芗捎谝粋€單片集成電路中，其集成度己發(fā)展到現(xiàn)在的幾百萬門。FPGA 器件采用邏輯單元陣列結(jié)構(gòu)和靜態(tài)隨機存取存儲器工藝，設(shè)計靈活，集成度高，可無限次反復(fù)編程，并可現(xiàn)場模擬調(diào)試驗證?，F(xiàn)在一般把超過某一集成度的 PLD 器件都稱為 CPLD。隨著技術(shù)的進(jìn)步，生產(chǎn)工藝的不斷改進(jìn)，器件規(guī)模不斷擴大，邏輯功能不斷增強，各種可編程邏輯器件如雨后春筍般涌現(xiàn)，如 PROM、EPROM 等。20 世紀(jì) 70 年代末出現(xiàn)了可編程邏輯陣列（PALProgrammable Array Logic）器件。從傳統(tǒng)的對電路板的設(shè)計到現(xiàn)在的基于芯片的設(shè)計，使得數(shù)字系統(tǒng)設(shè)計的效率大大提高，產(chǎn)品更新速度大大加快，設(shè)計周期大大變短。它代表了數(shù)字電信領(lǐng)域的最高水平，給數(shù)字電路的設(shè)計帶來了革命性的變化。在成功地完成了設(shè)計描述、綜合優(yōu)化、配置和配置后的時序仿真之后，則可以對器件編程和繼續(xù)進(jìn)行系統(tǒng)設(shè)計的其他工作。只有這樣，取得的綜合優(yōu)化和配置的結(jié)果才符合實際要求。如果時延仿真結(jié)果不能滿足設(shè)計的要求，就需要重新對 VHDL 原代碼進(jìn)行綜合優(yōu)化，并重新裝配于新的器件之中，或選擇不同速度品質(zhì)的器件。這時的時序仿真將檢查諸如信號建立時間、時鐘到輸出、寄存器到寄存器的時延是否滿足要求。再優(yōu)化了的網(wǎng)絡(luò)表配置到目標(biāo)器件后，從完成的版圖上可以得到連線長短、寬窄的信息，把它們反注到原來的網(wǎng)絡(luò)表，為再次進(jìn)行時序做準(zhǔn)備。選擇目標(biāo)器件、輸入約束條件后，VHDL 綜合優(yōu)化軟件工具將對 VHDL 原代碼進(jìn)行處理，產(chǎn)生一個優(yōu)化了的網(wǎng)絡(luò)表，并可以進(jìn)行粗略的時序仿真。在這種情況下，用戶事先在原代碼仿真時所花費的時間是毫無意義的，因為一旦改變設(shè)計，還必須重新再做仿真。對于大型設(shè)計，采用 VHDL 仿真軟件對其進(jìn)行仿真可以節(jié)省時間，可以在設(shè)計的早期階段檢測到設(shè)計中的錯誤，從而進(jìn)行修正，以便盡可能地減少對設(shè)計日程計劃的影響。懂得 EDA 工具中仿真軟件和綜合軟件的大致工作過程，將有助于編寫出優(yōu)秀的代碼。編寫 VHDL 語言的代碼與編寫其他計算機科技大學(xué)碩士學(xué)位論文緒論程序語言的代碼有很大的不同。平坦式設(shè)計則是指所有功能元件均在同一層和同一圖中詳細(xì)進(jìn)行的。自頂向下的處理方式要求將你的設(shè)計分成不同的功能元件，每個元件具有專門定義的輸入和輸出，網(wǎng)表，然后再設(shè)計其中的各個元件。(l)應(yīng)決定設(shè)計方式，設(shè)計方式一般說來有三種:自頂向下設(shè)計，自底向上設(shè)計，平坦式設(shè)計。在從事設(shè)計進(jìn)行編程 VHDL 代碼之前，必須先對你的設(shè)計目的和要求有一個、時鐘/輸出時間、最大系統(tǒng)工作頻率、關(guān)鍵的路徑等這些要求，要有一個明確的定義，這將有助于你的設(shè)計，然后再選擇適當(dāng)?shù)脑O(shè)計方式和相應(yīng)的器件結(jié)構(gòu)，進(jìn)行設(shè)計的綜合。此外，由于工藝技術(shù)的進(jìn)步，需要采用更先進(jìn)的工藝時，仍可以采用原來的 VHDL 代碼。當(dāng)產(chǎn)品的產(chǎn)量達(dá)到相當(dāng)?shù)臄?shù)量時，采用 VHDL 進(jìn)行的設(shè)計可以很容易轉(zhuǎn)成用專用集成電路來實現(xiàn)，僅僅需要更換不同的庫重新進(jìn)行綜合。方便向 ASIC 移植。這意味著同一個 VHDL 設(shè)計描述可以在不同的設(shè)計項目中采用，方便了設(shè)計成果的設(shè)計和交流。VHDL 既是 IEEE 承認(rèn)的標(biāo)準(zhǔn)，故 VHDL 的描述可以被不同的 EDA 設(shè)計工具所支持。與工藝技術(shù)有關(guān)的參數(shù)可通過 VHDL 提高的類屬加以描述，工藝改變時，只需修改相應(yīng)程序中的類屬參數(shù)即可?？梢赃M(jìn)行與工藝無關(guān)編程。VHDL 語言具有多層次的設(shè)計描述功能，可以從系統(tǒng)的數(shù)字模型直到門級電路，支持設(shè)計庫和可重復(fù)使用的元件生成，它支持階層設(shè)計且提供模塊設(shè)計的創(chuàng)建。此外，6VHDL 語言可以自定義數(shù)據(jù)類型，這也給編程人員帶來了較大的自由和方便。VHDL 語言可以支持自上而下的設(shè)計方法，它具有功能強大的語言結(jié)構(gòu)，可用簡潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯的設(shè)計，可碩士學(xué)位論文緒論以支持同步電路、異步電路、以及其他隨機電路的設(shè)計。 VHDL 的基本特征與其它的硬件描述語言相比，VHDL 具有更強的行為描述能力，能夠避開具體的器件結(jié)構(gòu)，從行為功能上對數(shù)字電路系統(tǒng)設(shè)計進(jìn)行描述。現(xiàn)在，VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1987 年底，VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。這是一種用形式化方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。接下去，再用專用集成電路 ASIC 或現(xiàn)場可編程門陣列 FPGA 自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。與單片機系統(tǒng)開發(fā)相比，利用 EDA 技術(shù)對 FPGA/CPLD 的開發(fā)，通常是一種借助于軟件的純硬件開發(fā)，可以通過這種途徑進(jìn)行專用 ASIC 開發(fā)，而最終的 ASIC 芯片，可以是 FPGA/CPLD，也可以是專制的門陣列掩模芯片，F(xiàn)PGA/CPLD 起到了硬件仿真 ASIC 芯片的作用。其特征是電子技術(shù)的應(yīng)用以空前規(guī)模和速度滲透到各行各業(yè)。電子設(shè)計專家認(rèn)為，單片機時代己經(jīng)結(jié)束，未來將是 EDA 的時代。即使是普通的電子產(chǎn)品的開發(fā)，EDA 技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價格比大幅度提高。 上述 ASIC 芯片，尤其是 CPLD／FPGA 器件，已成為現(xiàn)代高層次電子設(shè)計方法的實現(xiàn)載體。 可編程邏輯芯片與上述掩模 ASIC 的不同之處在于：設(shè)計人員完成版圖設(shè)計后，在實驗室內(nèi)就可以燒制出自己的芯片，無須 IC 廠家的參與，大大縮短了開發(fā)周期。這種設(shè)計方法的優(yōu)點是芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低，而缺點是開發(fā)周期長，費用高，只適合大批量產(chǎn)品開發(fā)。ASIC按照設(shè)計方法的不同可分為全定制 ASIC、半定制 ASC 和可編程 ASIC（也稱為可編程邏輯器件） 。ASIC 設(shè)計現(xiàn)代電子產(chǎn)品的復(fù)雜度日益提高，一個電子系統(tǒng)可能由數(shù)萬個中小規(guī)模集成電路構(gòu)成，這就帶來了體積大、功耗大、可靠性差的問題。任何一個 EDA 系統(tǒng)只要建立了一個符合標(biāo)準(zhǔn)的開放式框架結(jié)構(gòu)，就可以接納其他廠商的 EDA 工具一起進(jìn)行設(shè)計工作。 開放性和標(biāo)準(zhǔn)化框架是一種軟件平臺結(jié)構(gòu)，它為 EDA 工具提供了操作環(huán)境。 邏輯綜合優(yōu)化邏輯綜合功能將高層次的系統(tǒng)行為設(shè)計自動翻譯成門級邏輯的電路描述，做到了設(shè)計與工藝的獨立。它的突出優(yōu)點是：語言的公開可利用性；設(shè)計與工藝的無關(guān)性；寬范圍的描述能力；便于組織大規(guī)模系統(tǒng)的設(shè)計；便于設(shè)計的復(fù)用和繼承等。與傳統(tǒng)的原理圖輸入設(shè)計方法相比較，硬件描述語言更適合于規(guī)模日益增大的電子系統(tǒng)，它還是進(jìn)行邏輯綜合優(yōu)化的重要工具。 “Topdown”設(shè)計方法有利于在早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計中的錯誤，提高設(shè)計的一次成功率，因而在現(xiàn)代 EDA 系統(tǒng)中被廣泛采用。下面介紹與 EDA 基本特征有關(guān)的幾個概念 [3]。更為重要的是各 EDA 公司致力于兼容各種硬件實現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語言的EDA 工具軟件的研究,都有效地將 EDA 技術(shù)推向成熟。第三階段 進(jìn)入 20 世紀(jì) 90 年代，隨著硬件描述語言的標(biāo)準(zhǔn)化得到進(jìn)一步的確立，計算機輔助工程、輔助分析和輔助設(shè)計在電子技術(shù)領(lǐng)域獲得更加廣泛的應(yīng)用，與此同時電子技術(shù)在通信、計算機及4家電產(chǎn)品生產(chǎn)中的市場需求和技術(shù)需求，極大地推動了全新的電子設(shè)計自動化技術(shù)的應(yīng)用和發(fā)展。第二階段 20 世紀(jì) 80 年代，集成電路設(shè)計進(jìn)入了 CMOS(互補場效應(yīng)管)時代。而在后期，CAD 的概念已見雛形。第一階段 20 世紀(jì) 70 年代，集成電路制作方面， MOS 工藝已得到廣泛的應(yīng)用。它融合多學(xué)科于一體，打破了軟件和硬件間的壁壘，使計算機的軟件技術(shù)與硬件實現(xiàn)、設(shè)計效率和產(chǎn)品性能合二為一，它代表了電子設(shè)計技術(shù)和應(yīng)用技術(shù)的發(fā)展方向。采用 EDA技術(shù)可以縮短電系統(tǒng)設(shè)計的開發(fā)周期，極大地提高了工作效率。EDA 技術(shù)就是指以計算機為工作平臺、以 EDA 軟件工具為開發(fā)環(huán)境、以硬件描述語言為設(shè)計語言、以可編程邏輯器件為實驗載體、以 ASIC[1]和 SoC 為設(shè)計目標(biāo)、以電子系統(tǒng)設(shè)計為應(yīng)用方向的電子產(chǎn)品自動化設(shè)計過程。傳統(tǒng)的“固定功能集成塊+連線”的設(shè)計方法已不能滿足實際需求，根據(jù)系統(tǒng)功能要求利用現(xiàn)代電子設(shè)計方法—EDA 技術(shù)，采用自上而下的設(shè)計方式，設(shè)計出速度快、體積小、重量輕、功耗低的集成電路已成為必然趨勢。本文設(shè)計的密碼器采用 6 位密碼, 比一般的四位密碼鎖具有更高的安全可靠性, 應(yīng)用前景十分良好。由于 FPGA 具有 ISP （在系統(tǒng)可編程）功能, 當(dāng)設(shè)計需要更改時, 只需更改 FPGA 中的控制和接口電路 , 利用 EDA 工具將更新后的設(shè)計下載到FPGA 中即可, 無需更改外部電路的設(shè)計, 大大提高了設(shè)計的效率。1基于 VHDL 的數(shù)字密碼器的設(shè)計【摘　要】 本論文介紹了一種利用 EDA 技術(shù) 和 VHDL 語言，通過自頂向下的設(shè)計方法對數(shù)字密碼器進(jìn)行設(shè)計，并在 FPGA 芯片 EPF10K10LC844 上實現(xiàn)。用 FPGA 器件構(gòu)造系統(tǒng), 所有算法完全由硬件電路來實現(xiàn), 使得系統(tǒng)的工作可靠性大為提高。因此, 采用 FPGA 開發(fā)的數(shù)字系統(tǒng), 不僅具有很高的工作可靠性 , 其升級與改進(jìn)也極其方便。摘要 ???????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????11 EDA 技術(shù)概述 ?????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????????