【正文】 hesis39。 研究背景 FPGA 技術(shù)是 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 Xilinx 于 1985 年推出了 2021 系列的 FPGA。 1987 年 Xilinx 推出了它的第二款 3000 系列的 FPGA，距第一款 FPGA的推出只有 2 年的時(shí)間。認(rèn)識(shí)到 FPGA 市場(chǎng)潛在的廣闊空間，很多 IC 和軟 件廠商也開始向 FPGA 領(lǐng)域進(jìn)軍，包括一些著名的公司，如 Actel、 AMD、 A1tera、 Intel、 Mento Graphics、 Texas Instrument。 Virtex5 系列采用第二代高級(jí)芯片組合模塊 (ASMBLTM) 列式架構(gòu)，包含 5 個(gè)截然不同的平臺(tái)（ LX， LXT， SXT， TXT,FXT），是 FPGA 系列中選擇最為豐富的系列；每個(gè)平臺(tái)都擁有獨(dú)特特性，以滿足諸多高級(jí)邏輯設(shè)計(jì)的需求 由于其強(qiáng)大的功能和接口特性，而且具有跨平臺(tái)兼容性， LXT、 SXT 及 FXT 器件使用可調(diào)穩(wěn)壓器，可以在相同封裝內(nèi)實(shí)現(xiàn)引腳兼容。 Genesys開發(fā)系統(tǒng)功能如圖： V i r t e x 5 X C 5 V L X 5 0 TF F G 1 1 3 6 CA d e p t U S B 2D D R 2H D M I V i d e oE t h e r n e t P H YB a s i c I / O1 6 * 2 L C DH i g h S p e e dE x p a n s i o mi M p a c t U S B 2S t r a t a F l a s hA C 9 7 A u d i oU S B H O S TC l o c k G e nR S 2 3 2 P o r tP m o d P o r t 圖 11 Genesys系統(tǒng)功能圖 Genesys開發(fā)板和 Xilinx的 CAD工具都兼容，為 FPAG開發(fā)節(jié)省設(shè)計(jì)成本。 42 研究現(xiàn)狀 FPGA 開發(fā)板是在 FPGA 核心 芯片的 基礎(chǔ)上，集成外部功能模塊，構(gòu)成的一個(gè)完整的系統(tǒng)。 FPGA 芯片是基于 SRAM 工藝的，不具備非易失特性，因此芯片每次上電后，都需要從外部導(dǎo)入配置比特流文件。目前很多公司做出了自己的 USB 模塊，比如 CH372 USB 模塊、 USB4711b USB 模塊、 EasyUSB 模塊、 Adept USB 模塊等。包括 Intel、 Numonyx 等公司都有大容量的 Flash芯片，其 Flash 位寬一般是 16 位。大多時(shí)鐘模塊的設(shè)計(jì)都會(huì)在一個(gè)標(biāo)準(zhǔn)時(shí)鐘信號(hào)的基礎(chǔ)上，通過 PLL等電路，進(jìn)行降頻或者倍頻處理，產(chǎn)生需要的時(shí)鐘信號(hào)。重點(diǎn)分析 FPGA 下載配置模塊，AdeptUSB 模塊， Strata Flash 模塊， DDR2 模塊，時(shí)鐘模塊的原理。 第二章介紹 Adept USB 模塊的工作原理，給出模塊原理圖，介紹模塊信號(hào)功能定義，著重介紹了該模塊的核心子模塊的端點(diǎn)緩存技術(shù)；再進(jìn)一步介紹其子模塊 68013A 模塊、 EEPPROM 模塊、 MicroUSB 模塊的原理，給出這些子模塊硬件實(shí)現(xiàn)方法和模塊的邏輯連接設(shè)計(jì)。 44 第二章 Adept USB 模塊設(shè)計(jì) Adept USB 模塊是 Genesys 開發(fā)系統(tǒng)中的一個(gè) USB 接口，該模塊能夠提供數(shù)據(jù)傳輸、通過電腦軟件進(jìn)行 FPGA 配置等功能。 68013A 模塊的 IIC總線上連接了一個(gè)包含有 FX2LP固件程序的 E2PROM，固件程序?qū)? E2PROM自動(dòng)下載到 68013A模塊的 RAM中， 68013A模塊內(nèi)部的 8051微處理器通過復(fù)位后運(yùn)行下載的固件代碼，此時(shí) VID/PID/DID的值包含在固件程序中。 數(shù)據(jù)傳送是在 IFCLK 時(shí)鐘控制下進(jìn)行的。 45 讀操作：同步方式下，當(dāng) FIFO 指針在 SLRD 有效時(shí)， IFCLK 的每一個(gè)上升沿累加；異步方式下， FIFO 指針在每次 SLRD 激活 到撤銷激活變化時(shí)累加；SLOE 提供 FD[7:0] 的使能信號(hào)。 68013A 模塊是該主模塊的核心部分，需要支持 協(xié)議模塊中的 8 位數(shù)據(jù)信號(hào)可以保證 USB 中數(shù)據(jù)的快速并行傳輸，并且支持 JTAG 來配置連接的芯片，同時(shí)也要支持?jǐn)?shù)據(jù)傳輸。 Adept USB 子模塊 68013A 模塊原理 68013A 模塊提供主機(jī)與設(shè)備之間的物理連接、發(fā)送連接和數(shù)據(jù)包連接。 CYPRESS 的 EZUSB FX2 系列也是帶有微處理器 USB芯片，自持全速和高速的數(shù)據(jù)傳輸，也支持 IIC 總線接口，而且在市面是價(jià)格比較便宜，但具有處理能力強(qiáng)，構(gòu)成系統(tǒng)電路簡(jiǎn)單，而且功耗較低，外圍接口功能強(qiáng)大。 CY7C68013A 上集成有 16KB 的片內(nèi) RAM、增強(qiáng)的 8051 微處理器、 16 位并行地址總線、 8 位數(shù)據(jù)總線、 I2C 總線、雙串口、 4K FIFO 的可配置的存儲(chǔ)器以及通用可編程接口（ GPIF）、智能串行接口引擎（ SIE）和 收發(fā)器。 EP EP4 、 EP EP8 是大的，可配置的邏輯端點(diǎn)；緩沖深度分為 3 或 4，也是可以配置的。 EP EP EP EP8 用來處理高帶寬的 傳輸，可配置為中斷、批量或者同步端點(diǎn)。 68013A 可以運(yùn)行在全速（ 12Mbps）或者高速（ 480Mbps）兩種模式下。量子 FIFO 的數(shù)據(jù)包傳輸對(duì)于外部接口是不可見的；外部接口通過檢查 FULL 和EMPTY 標(biāo)志位控制與 FIFO 的數(shù)據(jù)傳輸。 3. CY7C68013A 芯片工作方式 CY7C68013A芯片有三種接口模式： PORTS， GPIF主控和 Slave FIFO。 ●Slave FIFO模式，即從機(jī)模式，外部主控制器可以像對(duì)待普通的 FIFO一樣對(duì) CY7C68013A的多重緩沖 FIFO進(jìn)行讀寫。 固件是 FIREWARE 的對(duì)應(yīng)中文詞 ,它實(shí)際上是單片機(jī)的程序文件 ,其編寫語言可以采用 C 語言或是匯編語言 .它的操作方式與硬件聯(lián)系緊密 ,包括 USB 設(shè)備的連接 USB 協(xié)議、中斷處理等，它不是單純的軟件，而是軟件和硬件的結(jié)合，開發(fā)者需要對(duì)端口、中斷和硬件 53 結(jié)構(gòu)非常熟悉。 24AA128 芯片具有 IIC 總線結(jié)構(gòu)的 E2PROM 芯片，其工作頻率和主控芯片可以很好匹配。 4. E2PROM 模塊邏輯連接圖 圖 28 24AA128l 邏輯連接 5. Micro USB Micro USB是 ，比目前部分手機(jī)使用的 MiniUSB接口更小， MicroUSB 是 MiniUSB 的下一代規(guī)格，由 USB 標(biāo)準(zhǔn)化組織 USB Implementers Forum（ USBIF）于 2021 年 1 月 4 日制定完成。 56 第三章 FPGA 模塊及其配置 FPGA 模塊主要為 Virtex5 芯片存儲(chǔ)和運(yùn)行 FPGA 程序方式，其配置文件的下載方式分為 JTAG 方式和 BPI 方式，而 BPI 方式下的比特流文件正是又 Strata Flash 提供。與傳統(tǒng)邏輯電路和門陣列（如 PAL， GAL 及 CPLD 器件）相比， FPGA 具有不同的結(jié)構(gòu)， FPGA 利用小型查找表（ 16 1RAM）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D 觸 發(fā)器的輸入端，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng) I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到 I/O 模塊。通過燒寫文件改變查找表內(nèi)容的方法來實(shí)現(xiàn)對(duì) FPGA 的重復(fù)配置。 57 查找表（ LookUpTable）簡(jiǎn)稱為 LUT， LUT 本質(zhì)上就是一個(gè) RAM。如圖 11 所示（注：圖 11 只是一個(gè)示意圖，實(shí)際上每一個(gè)系列的 FPGA都有其相應(yīng)的內(nèi)部結(jié)構(gòu)） 。 可編程 IOB 可分類如下： ? 可編程單端或差分 (LVDS) 運(yùn)行 ? 具有可選單倍數(shù)據(jù)速率 (SDR) 或雙倍數(shù)據(jù)速率 (DDR) 寄存 器的輸入模塊 ? 具有可選 SDR 或 DDR 寄存器的輸出模塊 ? 雙向模塊 ? 逐比特去歪斜電路 ? 專用 I/O 和區(qū)域時(shí)鐘資源 ? 內(nèi)置數(shù)據(jù) 串行器 /解串器 IOB 寄存器為邊沿觸發(fā) D 型觸發(fā)器或電平敏感鎖存器。逐比特去歪斜靈活地提供精細(xì)延遲增量，以精細(xì)地生成一系列信號(hào)延遲。區(qū)域 I/O 時(shí)鐘是對(duì)全局時(shí)鐘資源的補(bǔ)充。 2. 可配置邏輯塊（ CLB） CLB 是 FPGA 內(nèi)的基本邏輯單元。此外，可將 4 個(gè)存儲(chǔ)元件配置成邊沿觸發(fā)的 D 型觸發(fā)器或電平敏感型鎖存器。 60 3. 數(shù)字時(shí)鐘管理模塊 （ DCM） CMT 和全局時(shí)鐘多路復(fù)用緩沖器為設(shè)計(jì)高速時(shí)鐘網(wǎng)絡(luò)提供了完善的解決方案。每個(gè) DCM 都提供常用的時(shí)鐘生成功能。和 270176。 為增強(qiáng) DCM 的功能， Virtex5 FPGA CMT 還包含一個(gè) PLL。 4. 嵌入式塊 RAM（ BRAM） 36Kb 真雙端口 RAM 模塊資源可以編程為從 32Kx1 到 512x72 的各種深度和寬度配置。此外，作為選項(xiàng)還提供了后端流水線寄存器、時(shí)鐘控制電路、內(nèi)置 FIFO 支持、 ECC 和字節(jié)寫使能功能。 Virtex5 器件中的所有部件都使用相同的互連方案以及相同的全局布線矩陣接入方式。 7. 配置模塊 61 Virtex5 器件的配置方法是用下列模式之一將比特流載入內(nèi)部配置存儲(chǔ)器： ? 從串模式 ? 主串模式 ? 從動(dòng) SelectMAP 模式 ? 主動(dòng) SelectMAP 模式 ? 邊界掃描模式（ IEEE1532 和 IEEE1149） ? SPI 模式（串行外設(shè)接口標(biāo)準(zhǔn) Flash） ? BPI 上 /BPI 下模式（字節(jié)寬度外設(shè)接口標(biāo)準(zhǔn) x8 或 x16 NOR Flash） 此外， Virtex5 器件還支持下列配置選項(xiàng)： ? 用于 IP 保護(hù)的 256 位 AES 比特流解密 ? 支持冷 /熱啟動(dòng)的多比特流管理 (MBM) ? 并行配置總線寬度自動(dòng)檢測(cè) ? 并行菊花鏈 ? 配置 CRC 和 ECC 支持，以實(shí)現(xiàn)最強(qiáng)大、最靈活的器件完整性 校驗(yàn) 8. 系統(tǒng)監(jiān)控器 FPGA 是高可用性 /可靠性基礎(chǔ)架構(gòu)的重要構(gòu)建模塊。系統(tǒng)監(jiān)控器是圍繞一個(gè) 10 位 200kSPS ADC（模數(shù)轉(zhuǎn)換器）構(gòu)建的。 這些模擬輸入是通用的，可用于對(duì)種類繁多的電壓信號(hào)類型進(jìn)行數(shù)字化。系統(tǒng)監(jiān)控器在設(shè)計(jì)中不需要顯式實(shí)例化即可獲得對(duì)其基本功能的訪問。這些模塊實(shí)現(xiàn)事務(wù)層、數(shù)據(jù)鏈路層和物理層功能，在盡量少用 FPGA 邏輯的情況下可提供完整的 PCI Express 端點(diǎn)功能。這里僅對(duì) JTAG 模式和 BPI 模式進(jìn)行介紹。標(biāo)準(zhǔn)的 JTAG 接口是四線協(xié)議，即 TMS、 TDO、 TCK、 TDI，分別是模式選擇、數(shù)據(jù)輸出、時(shí)鐘信號(hào)和數(shù)據(jù)輸入。現(xiàn)在， JTAG 接口還常用于實(shí)現(xiàn) ISP（ InSystem Programmable。對(duì)于選擇寄存器、裝載數(shù)據(jù)、檢測(cè)和將結(jié)果移出的控制信號(hào)，由 TMS 和TDI 兩個(gè)控制信號(hào)決定。根據(jù)訪問 Flash 地址的遞增和遞減，可以將 BPI 模式分為 BPIuP 和 BPI DOWN 模式，由模式選擇開關(guān)決定。初始化過程完成后， DONE 信號(hào)變低。當(dāng) M0,M1,M2 為 101，采用 JTAG 加載方式。當(dāng) M0,M1,M2 為 010 或 110，采用 BPI 加 64 載模式。 — UP START— UP 階段是 FPGA 由配置狀態(tài)過渡到用戶狀態(tài)的過程。開發(fā)板上的 Mode Jumper 將會(huì)選擇是通過哪一種加載方式加載配置文件。 66 FPGA 配置模塊的結(jié)構(gòu)圖見圖 33。配置階段為低，配置完成后為高電平 M0,M1,M2 輸入 1 配置模式選擇信號(hào) INIT 開漏輸出 1 芯片初始化信號(hào)，低有效 TMS 輸出 1 模式選擇， TCK 上升沿前建立 TDO 輸出 1 數(shù)據(jù)輸出， TCK 下降沿輸出 TDI 輸入 1 數(shù)據(jù)輸入 TCK 輸出 1 時(shí)鐘輸入 67 FPGA 配置模塊邏輯連接圖： 圖 34 FPGA 配置模塊邏輯連接圖 Mode Selection 中的 3 個(gè)開關(guān)為配置選擇模式的開關(guān)，在設(shè)計(jì)