【正文】 66MHz） ? PCIX ? GTL 和 GTLP ? HSTL 和 （ I、 II、 III 和 IV 級） ? HSTL （一級） ? SSTL 和 （ I 和 II 級） IOB 元件還支持以下差分信令 I/O 標(biāo)準(zhǔn)： ? LVDS 和擴(kuò)展 LVDS（僅 ） ? BLVDS（總線 LVDS） ? ULVDS ? HypertransportTM ? 差分 HSTL 和 （ I 和 II 級） ? 差分 SSTL 和 （ I 和 II 級） ? RDSD（ 點對點） 59 每個差分對使用兩個相鄰的焊盤。每個 CLB 具有內(nèi)部快速互連，并且連接到一個接入通用布線資源的開關(guān)矩陣。該模塊提供參考時鐘抖動濾波和更多頻率綜合選項。因此，有必要更好地監(jiān)測 FPGA 的片上物理環(huán)境及其在系統(tǒng)內(nèi)緊鄰的周邊環(huán)境。這些模 塊具有以下特點： ? 符合 PCI Express 基本規(guī)范 ? 與 RocketIO 收發(fā)器配合使用可提供完整的端點功能 ? 每個模塊支持 1 倍、 4 倍或者 8 倍通道寬度 FPGA 配置模塊 FPGA 配置方式 Xilinx FPGA 常用的配置方式有主串模式、從串模式、 Select MAP 模式、Desktop 模式、 SPI 模式，以及 ACE 在線配置模式。 2. BPI 配置模式 BPI配置模式主要用于支持標(biāo)準(zhǔn)的并行 NOR閃存以及字節(jié)位寬或滋味款的 E2PROM 芯片。在 BPI 加載模式下，配置接口時序由 FPGA 芯片控制， FPGA 從外部的Strata Flash 中以字節(jié)的寬度并行地讀取配置數(shù)據(jù)，由訪問 Flash 地址的遞增或者遞減，分為 BPI UP 和 BPI DOWN 模式。 表 31 FPGA配置模塊信號功能 信號名稱 信號流向 寬 度 信號描述 HSWAPEN 輸入 1 上拉電阻控制信號，配置器件時保持電平驅(qū)動 PROG 輸入 1 重配置 FPGA信號，低電平有效 DONE 開漏輸出 1 FPGA配置指示信號。系統(tǒng)里面的 Adept USB 和 Xilinx iMPACT 接口可以使用 Adept 和 Xilinx 軟件進(jìn)行 FPGA 和 Strata Flash 的編程。 TMS、 TRST、 TCK 管腳管理 TAP 控制器操作， TDI 和 TDO 為數(shù)據(jù)寄存器提供串行通道， TDI 也為指令寄存器提供數(shù)據(jù)，然后為數(shù)據(jù)寄存器產(chǎn)生控制邏輯。這些模塊具有以下特點： ? 符合 IEEE 規(guī)范 62 ? 經(jīng)過 UNH 一致性測試 ? 使用 RocketIO 技術(shù)的 GRMII/GMII 接口，或者當(dāng)與 SelectIO 收 發(fā)器配合使用時的 SGMII 接口 ? 半雙工或全雙工 ? 支持巨型幀 ? 1000 BaseX PCS/PMA：當(dāng)與 RocketIO GTP 收發(fā)器配合使用 時，可提供完全 1000 BaseX 片上實現(xiàn) ? 對微處理器的 DCR 總線連接 Express集成端點模塊 Virtex5 LXT、 SXT、 TXT 和 FXT 器件最多包含 4 個集成端點模塊。 6. 邊界掃描 邊界掃描指令和相關(guān)的數(shù)據(jù)寄存 器支持接入和配置 Virtex5 器件的標(biāo)準(zhǔn)方法，符合 IEEE 標(biāo)準(zhǔn) 和 1532。靈活的 頻率綜合提供等于輸入時鐘頻率分?jǐn)?shù)或整數(shù)倍的時鐘輸出頻率。某些 CLB 中的 SLICEM 可配置成作為一個 32 位移位寄存器（或 2 個 16 位移位寄存器）或 64 位分布式 RAM 運行。 圖 31 FPGA 芯片內(nèi)部結(jié)構(gòu)圖 58 每個模塊的功能如下： 1. 可編程輸入輸出單元（ IOB） 可編程輸入 /輸出單元簡稱 I/O 單元，是芯片與外界電路的接口部分，完 成不同電氣特性下對輸入 /輸出信號的驅(qū)動與匹配要求 。 現(xiàn)場可編程門陣列（ FPGA）是可編程器件。 4. 68013A 模塊芯片邏輯連接： 圖 26 CY7C68013A 芯片邏輯連接 E2PROM 模塊和 Micro USB 模塊 E2PROM 模塊提供 USB 上電后的固件加載。這樣就可以把數(shù)據(jù)包的延遲降到最小，從而增加帶寬的吞吐量。 PIC18FF4550 是 Microchip 公司出品的帶全速 USB 的 8 位高檔單片機(jī)；全速 下有 1KB 的雙端口，支持 32個端點（ 16 對）和兩種數(shù)據(jù)傳輸速率 12MMbps 和 )，其數(shù)據(jù)端點和模塊設(shè)計中的數(shù)據(jù)不匹配。 當(dāng)有 USB設(shè)備的連接口通過 Adept USB port接口接入后， 68013A模塊中的SIE會向零地址（當(dāng)?shù)谝淮谓尤霑r，每個 USB設(shè)備都必須對零地址做出響應(yīng)）發(fā)出獲取設(shè)備描述的請求；設(shè)備箱 SIE返回 ID數(shù)據(jù)，以便芯片識別； 68013A模塊中的 SIE發(fā)出設(shè)置地址請求，為剛接入的 USB接口的設(shè)備分配唯一地址； 68013A模塊中的 SIE發(fā)出獲取設(shè)備描述符請求，請求附加的設(shè)備信息，如中斷數(shù)目，加載驅(qū)動類型等；然后加載 USB設(shè)備驅(qū)動，驅(qū)動加載成功之后， 外部 USB設(shè)備就與Virtex5芯片建立了連接，可進(jìn)行數(shù)據(jù)傳送了。 （ 2） 分析 GENESYS 開發(fā)板 的技術(shù)手冊。 Genesys 開發(fā)平臺的 FPGA 比起其它的開發(fā)板來說具有更主流性和兼容性，在 USB 技術(shù)方面有對 JTAG 技術(shù)的支持，內(nèi)存空間能夠達(dá)到256MByte,Flash 存儲空間也能 256Mb,而 FA161 開發(fā)板則是 16MByte 的 MT48LC4M32 SDRAM 芯片、 4Mb 的 AM29LV320 Flash 芯片。 Xilinx 的第三代 FPGA 產(chǎn)品于 1991年問世，而 AT＆ T 的下一代產(chǎn)品育到 1992 年才研制成功。 論文工作主要分析 Adept USB 模塊、 FPGA 模塊、 Strata Flash 模塊、 DDR2模塊、時鐘模塊。 三、主要技術(shù)指標(biāo) 模塊：支持 Digilent Adept USB 和 Xilinx iMPACT USB. 模塊： 256MByte 容量的 SODIMM， 64 位數(shù)據(jù)帶寬。 五、主要參考書及參考資料 1) 《 Genesys Board Reference manual》 Henley Court 著 2) 《 Virtex5 Family Overview 》 Xilinx 著， 3) 《 嵌入式硬件系統(tǒng)開發(fā)流程 》 4) 《 Genesys 原理圖》 Diligent 公司著 學(xué)生 ___XX______ 指導(dǎo)教師 __XX___ 系主任 ___________ 設(shè)計 論文 ii 摘 要 隨著 FPGA 技術(shù)的不斷發(fā)展，基于 FPGA 的開發(fā)平臺在電路系統(tǒng)設(shè)計中具有越來越大的重要性。自 Xilinx 推出第一款 FPGA 之后，世界上的其他公司也相繼推出各 自的 FPGA 產(chǎn) 品。為了和 Xilinx的 CAD工具兼容，開發(fā)板上集成了基于 Xilinx編程電纜的 iMpact USB接口?，F(xiàn)在 DDR2 模塊設(shè)計，會利用 ODT（內(nèi)部終結(jié)電阻）來簡化 DQ(數(shù)據(jù)選通總線）總線設(shè)計；同時利用 ODT 能降低多重反射，提高信號完整性并增加時序余量。 Adept USB 模塊原理 Adept USB2模塊的工作主要分為三個過程 ，模塊的初始化和配置信息的加載， USB設(shè)備的連接，數(shù)據(jù)的傳輸。 IIC PROM 模塊的實現(xiàn)需要考慮存儲空間大小、工作頻率和主控芯片是否相匹配、 是否內(nèi)嵌 IIC 控制器等問題。流過大緩沖區(qū) 端點的數(shù)據(jù)通常是由 FIFO 接口控制，通常不許要 CPU 參與，但必要時 CPU 可以存取這些。 ●GPIF主控模式，即主機(jī)模式，該模式下， GPIF作為內(nèi)部主機(jī)控制端點 FIFO，其 GPIF ore成為一個可編程的狀態(tài)機(jī)，可以生成多達(dá) 6個控制輸出信號和 9個地址輸出信號，能外接 6個外部 Ready輸入信號和 2個內(nèi)部 Ready輸入信號。 表 25 MicroUSB引腳功能定義 Pin 名稱 描述 1 VBUS 電源正 5 V 2 D? 數(shù)據(jù) 線負(fù) 3 D+ 數(shù)據(jù)線正 4 ID 分為 A 和 B 兩種接口 A：與地線相連 B：不與地線相連 5 GND 信號地線 55 MicroUSB 模塊邏輯連接圖： 圖 29 MicroUSB 模塊邏輯連接 小結(jié) 本章節(jié)主要介紹 AdeptUSB 模塊的原理，模塊的信號功能定義；進(jìn)一步對其68013A 子模塊、 E2PROM 子模塊、 MicroUSB 子模塊的原理以及硬件芯片的選擇進(jìn)行介紹，給出模塊的邏輯連接。 當(dāng)用戶通過原理圖或 HDL 語言描述了一個邏輯電路以后， PLD/FPGA 開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）事先寫入 RAM，這樣，每輸入一個信號進(jìn)行邏輯運算就等于輸入一個地址進(jìn)行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)， FPGA 的 IOB 被劃分為若干個組（ bank），每個 bank 的接口標(biāo)準(zhǔn)由其接口電壓 VCCO 決定，一個 bank 只能有一種 VCCO，但不同 bank 的 VCCO 可以不同。 DCM 還提供輸出時鐘的 90176。 FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為 4 類不同的類別?？梢酝ㄟ^ JTAG TAP 全面訪問片上傳感器和外部通道，從而 可以將 PC 板上現(xiàn)有的 JTAG 基礎(chǔ)架構(gòu)用于開發(fā)期間或現(xiàn)場部署后的模擬測試和高級診斷。 JTAG 的基 本原理是在器件內(nèi)部定義一個 TAP（ Test Access Port 測試訪問口）通過 專用的 JTAG 測試工具對內(nèi)部節(jié)點進(jìn)行測試。在清空完配置存儲器后， INIT 會重新置為高電平。BPI UP 模式是指 FPGA 以升序從起始地址 000000 從 Strata Flash下載配置文件，BPI DOWN 是以降序從地址 03FFFF 開始下載配置文件。 65 其配置流程圖見圖 32： F P G A 目 標(biāo) 板 上 電檢 查 I / O 電 壓 ，參 考 電 壓不 滿 足 條件清 空 配 置 存 儲 器上 電 后 ， 拉 低P R O G ， 復(fù) 位P R O G = = L O WY E SI N I T = = H I G H N O采 樣 模 式 選 擇 管 腳 ， 加 載 配 置指 令 和 配 置 數(shù) 據(jù)C R C 校 驗I N I T 拉 低 ， 終止 校 驗校 驗 失 敗S T A R T — U P校 驗 成 功用 戶 模 式是 否 需 要 重配 置N OY E S 圖 32 FPGA 配置流程 圖 FPGA 配置邏輯 在 Genesys 開發(fā)板上電之后，上面的 FPGA 必須要進(jìn)行配置之后才能執(zhí)行工作。 FPGA 配置流程 將配置數(shù)據(jù)加載到 FPGA 芯片的整個配置過程可以分以下步驟： 1. 初始化 上電后，如果 FPGA 芯片的 bank2 的 I/O 輸出驅(qū)動電壓 VCCO_2 大于 1V，器件內(nèi)部供電電壓 VCCIONT 為 ，器件便會自動進(jìn)行初始化。目前， JTAG已經(jīng)成為一種國際 標(biāo)準(zhǔn)測試協(xié)議，主要用于各種芯片的內(nèi)部測試。片上傳感器包括一個溫度傳感器和幾個電源傳感器。每個端口都完全同步且獨立，提供三種“邊寫邊讀”模式。 DCM 和 PLL 可獨立使用，也可廣泛級聯(lián)。對于位置選擇得當(dāng)?shù)耐ㄓ? I/O（每 Bank 8 個），應(yīng)該為同一局部區(qū)域內(nèi)的 I/O 添加特殊的硬件連接，從而將其設(shè)計成具有“區(qū)域 Clockcapable”的 I/O。所以如果事先將相應(yīng)的結(jié)果存放于一個存貯單元，就相當(dāng)于實現(xiàn)了與非門電路的功能。該芯片的最高時鐘頻率可以達(dá)到 400Khz。 8 0 5 1 微 控 制 器R A M / F I F O端 點 F I F OU S B應(yīng) 用 環(huán) 境 圖 25 端點 FIFO架構(gòu) 68013A 模塊的這種獨特 FIFO 技術(shù)，使得 USB 接口和應(yīng)用環(huán)境可以直接共 52 享 FIFO，而且微控制器不用參與數(shù)據(jù)傳輸，但允許微控制器以 FIFO 或者 RAM的方式訪存這些共享 FIFO。其端點的分布如圖 24： 圖 24 端點化沖區(qū)配置圖 端點緩沖區(qū)分為大小兩種。 在讀或者寫的過程中，通過 FIFOADR[1:0]來選擇 68013A 模塊內(nèi)部的四個EP2,EP4,EP6,EP8（ End Point）