【正文】 不同的類別。第一類是全局布線資源，用于芯片內部全局 時鐘和全局復位 /置位的布線；第二類是長線資源，用以完成芯片 Bank 間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時鐘、復位等控制信號線。 Virtex5 器件中的所有部件都使用相同的互連方案以及相同的全局布線矩陣接入方式。此外， CLB 到 CLB 的布線設計成以盡可能少的中間連線提供一整套連接功能。時序模型是共享的，可大大提高高速 設計性能的可預測性。 6. 邊界掃描 邊界掃描指令和相關的數(shù)據(jù)寄存 器支持接入和配置 Virtex5 器件的標準方法，符合 IEEE 標準 和 1532。 7. 配置模塊 61 Virtex5 器件的配置方法是用下列模式之一將比特流載入內部配置存儲器： ? 從串模式 ? 主串模式 ? 從動 SelectMAP 模式 ? 主動 SelectMAP 模式 ? 邊界掃描模式（ IEEE1532 和 IEEE1149） ? SPI 模式（串行外設接口標準 Flash） ? BPI 上 /BPI 下模式（字節(jié)寬度外設接口標準 x8 或 x16 NOR Flash） 此外， Virtex5 器件還支持下列配置選項： ? 用于 IP 保護的 256 位 AES 比特流解密 ? 支持冷 /熱啟動的多比特流管理 (MBM) ? 并行配置總線寬度自動檢測 ? 并行菊花鏈 ? 配置 CRC 和 ECC 支持，以實現(xiàn)最強大、最靈活的器件完整性 校驗 8. 系統(tǒng)監(jiān)控器 FPGA 是高可用性 /可靠性基礎架構的重要構建模塊。因此，有必要更好地監(jiān)測 FPGA 的片上物理環(huán)境及其在系統(tǒng)內緊鄰的周邊環(huán)境。 Virtex5 系列系統(tǒng)監(jiān)控器首次為 FPGA 及其外部環(huán)境提 供了更簡單的監(jiān)控。 Virtex5 系列的每個成員都包含一個系統(tǒng)監(jiān)控器模塊。系統(tǒng)監(jiān)控器是圍繞一個 10 位 200kSPS ADC（模數(shù)轉換器）構建的。這個 ADC 用于對若干片上傳感器進行數(shù)字化，以提供有關 FPGA 內部物理環(huán)境的信息。片上傳感器包括一個溫度傳感器和幾個電源傳感器。對外部環(huán)境的訪問是通過若干外部模擬輸入通道提供的。 這些模擬輸入是通用的，可用于對種類繁多的電壓信號類型進行數(shù)字化。提供了對單極、雙極和真差分輸入方案的支持?？梢酝ㄟ^ JTAG TAP 全面訪問片上傳感器和外部通道，從而 可以將 PC 板上現(xiàn)有的 JTAG 基礎架構用于開發(fā)期間或現(xiàn)場部署后的模擬測試和高級診斷。系統(tǒng)監(jiān)控器在 FPGA 通電之后和配置之前完全可運行。系統(tǒng)監(jiān)控器在設計中不需要顯式實例化即可獲得對其基本功能的訪問。這使得即使在設計周期的最后階段也可以使用系統(tǒng)監(jiān)控器。 9. 三態(tài)以太網（ 10/100/1000MB/S)MAC Virtex5 LXT、 SXT、 TXT 和 FXT 器件最多包含 8 個嵌入式以太網MAC，每個以太網 MAC 模塊有 2 個。這些模塊具有以下特點： ? 符合 IEEE 規(guī)范 62 ? 經過 UNH 一致性測試 ? 使用 RocketIO 技術的 GRMII/GMII 接口，或者當與 SelectIO 收 發(fā)器配合使用時的 SGMII 接口 ? 半雙工或全雙工 ? 支持巨型幀 ? 1000 BaseX PCS/PMA：當與 RocketIO GTP 收發(fā)器配合使用 時，可提供完全 1000 BaseX 片上實現(xiàn) ? 對微處理器的 DCR 總線連接 Express集成端點模塊 Virtex5 LXT、 SXT、 TXT 和 FXT 器件最多包含 4 個集成端點模塊。這些模塊實現(xiàn)事務層、數(shù)據(jù)鏈路層和物理層功能，在盡量少用 FPGA 邏輯的情況下可提供完整的 PCI Express 端點功能。這些模 塊具有以下特點： ? 符合 PCI Express 基本規(guī)范 ? 與 RocketIO 收發(fā)器配合使用可提供完整的端點功能 ? 每個模塊支持 1 倍、 4 倍或者 8 倍通道寬度 FPGA 配置模塊 FPGA 配置方式 Xilinx FPGA 常用的配置方式有主串模式、從串模式、 Select MAP 模式、Desktop 模式、 SPI 模式，以及 ACE 在線配置模式。典型的主模式都是加載片外非易失性存儲器中的配置比特流，配置所需的時鐘由 FPGA 內部產生，且FPGA 控制整個配置過稱。從模式需要外部的主智能端（如微處理器）將數(shù)據(jù)下載到 FPGA 中，其最大的優(yōu)點是 FPGA 的配置數(shù)據(jù)可以放在系統(tǒng)的任何存儲部位，包括 Flash、硬盤、網絡。這里僅對 JTAG 模式和 BPI 模式進行介紹。 1. JTAG 配置方式 JTAG 的全稱是 Joint Test Action Group，即聯(lián)合測試行動小組。目前， JTAG已經成為一種國際 標準測試協(xié)議，主要用于各種芯片的內部測試?，F(xiàn)在大多數(shù)的高級器件（包括 FPGA、 DSP、 CPU 等）都支持 JTAG 協(xié)議。標準的 JTAG 接口是四線協(xié)議，即 TMS、 TDO、 TCK、 TDI，分別是模式選擇、數(shù)據(jù)輸出、時鐘信號和數(shù)據(jù)輸入。 JTAG 模式為調試模式，可將 PC 中的配置書記下載到 FPGA中，斷電即消失。 JTAG 的基 本原理是在器件內部定義一個 TAP（ Test Access Port 測試訪問口）通過 專用的 JTAG 測試工具對內部節(jié)點進行測試。 JTAG 測試允許多個器件 63 通過 JTAG 接口串聯(lián)在一起，形成一個 JTAG 鏈，能實現(xiàn)對各個器件分別測試。現(xiàn)在， JTAG 接口還常用于實現(xiàn) ISP（ InSystem Programmable。在線編程），對FLASH 等器件進行編程。 JTAG 邊界掃描測試由測試訪問端口的控制器管理，只要 FPGA 上電后電壓正確，且 JTAG 鏈完整，則 JTAG 電路可以正常工作，清空 JTAG 配置寄存器等待外界響應。 TMS、 TRST、 TCK 管腳管理 TAP 控制器操作， TDI 和 TDO 為數(shù)據(jù)寄存器提供串行通道， TDI 也為指令寄存器提供數(shù)據(jù)，然后為數(shù)據(jù)寄存器產生控制邏輯。對于選擇寄存器、裝載數(shù)據(jù)、檢測和將結果移出的控制信號，由 TMS 和TDI 兩個控制信號決定。 2. BPI 配置模式 BPI配置模式主要用于支持標準的并行 NOR閃存以及字節(jié)位寬或滋味款的 E2PROM 芯片。在 BPI 配置模式下， FPGA 從外部標準的 MOR 閃存，以字節(jié)寬度并行地獲取配置數(shù)據(jù)。 NOR 閃存技術是現(xiàn)在市場主要 的非易失閃存技術之一， NOR 閃存具有很高的傳輸效率。根據(jù)訪問 Flash 地址的遞增和遞減，可以將 BPI 模式分為 BPIuP 和 BPI DOWN 模式，由模式選擇開關決定。配置接口的時序由 FPGＡ芯片的 CLK 信號提供。 FPGA 配置流程 將配置數(shù)據(jù)加載到 FPGA 芯片的整個配置過程可以分以下步驟： 1. 初始化 上電后，如果 FPGA 芯片的 bank2 的 I/O 輸出驅動電壓 VCCO_2 大于 1V，器件內部供電電壓 VCCIONT 為 ，器件便會自動進行初始化。在系統(tǒng)上電的情況下，通過對 PROG 管腳配置低電平，便可以對 FPGA 重新配置。初始化過程完成后， DONE 信號變低。 在完成初始化后，器件會將 INIT 信號置低電平，同時開始清空配置存儲器。在清空完配置存儲器后， INIT 會重新置為高電平。 配置存儲器清空完成后，器件對配置模式管腳 M0,M1,M2 進行采樣，以確定何種方式來加載配置數(shù)據(jù)。當 M0,M1,M2 為 101，采用 JTAG 加載方式。在 JTAG加載模式下，含有配置信息的比特文件，在 TCK 時鐘的控制下，通過 USB— JTAG連接 線，從 PC 下載的數(shù)據(jù)從 TDI 數(shù)據(jù)線 FPGA 芯片的 SRAM 中， SRAM 中的配置信息定義了 FPGA 的邏輯功能和芯片連接關系。在掉電之后配置信息會消失。系統(tǒng)里面的 Adept USB 和 Xilinx iMPACT 接口可以使用 Adept 和 Xilinx 軟件進行 FPGA 和 Strata Flash 的編程。當 M0,M1,M2 為 010 或 110，采用 BPI 加 64 載模式。在 BPI 加載模式下，配置接口時序由 FPGA 芯片控制， FPGA 從外部的Strata Flash 中以字節(jié)的寬度并行地讀取配置數(shù)據(jù)，由訪問 Flash 地址的遞增或者遞減，分為 BPI UP 和 BPI DOWN 模式。 4. CRC 錯誤檢查 器件在 加載配置信息的同時會根據(jù)一定算法產生一個 CRC 值，這個值會和配置文件中的 CRC 值進行比較，如果兩者不一致，說明加載發(fā)生錯誤， INIT管腳會被置為低電平，加載過程終端。若要重新配置，只需將 PROG 置為低電平即可。 — UP START— UP 階段是 FPGA 由配置狀態(tài)過渡到用戶狀態(tài)的過程。在這個過程后， FPGA 便可以實現(xiàn)用戶編程的功能。 65 其配置流程圖見圖 32： F P G A 目 標 板 上 電檢 查 I / O 電 壓 ，參 考 電 壓不 滿 足 條件清 空 配 置 存 儲 器上 電 后 ， 拉 低P R O G ， 復 位P R O G = = L O WY E SI N I T = = H I G H N O采 樣 模 式 選 擇 管 腳 ， 加 載 配 置指 令 和 配 置 數(shù) 據(jù)C R C 校 驗I N I T 拉 低 ， 終止 校 驗校 驗 失 敗S T A R T — U P校 驗 成 功用 戶 模 式是 否 需 要 重配 置N OY E S 圖 32 FPGA 配置流程 圖 FPGA 配置邏輯 在 Genesys 開發(fā)板上電之后，上面的 FPGA 必須要進行配置之后才能執(zhí)行工作。該模塊主要實現(xiàn)兩種下載方式，一種是在上電狀態(tài)下通過 JTAG 接口配置，另一種是存儲在 StrataFlash ROM 中的配置文件自動傳輸?shù)?FPGA 模塊中。開發(fā)板上的 Mode Jumper 將會選擇是通過哪一種加載方式加載配置文件。 Mode Jumper 通過 3 個撥動開關來選擇模式，其中 101 為 JTAG 加載模式， 010 為 BPI UP 加載模式， 110 為 BPI DOWN 加載模式 ，沒有考慮其它的幾 種配置方式。BPI UP 模式是指 FPGA 以升序從起始地址 000000 從 Strata Flash下載配置文件，BPI DOWN 是以降序從地址 03FFFF 開始下載配置文件。 模塊的的連接關系就包含 JTAG 四線邏輯中的 TMS， SDO， TDI， TCK ，以及 Strata Flash 和 Virtex5 之間的控制信號，數(shù)據(jù)信號，地址信號線，以及 BPI的開關控制信號。 66 FPGA 配置模塊的結構圖見圖 33。 J T A G H E A D E RV i r t e x 5F P G A 配 置 模 塊S t r a t a F l a s hB P Ic o n f i g u r a t i o nM 0M 1M 2H S W A P E ND O N EP R O GI N I TT C KT D IT M ST D OU S BJ T A G配 置 文 件 來 源T C KT D IT M ST D O 圖 33 FPGA 模塊邏輯連接圖 注釋： Strata Flash 的具體邏輯連接關系沒有在圖中給出 ，將會在 Strata Flash 模塊中給出連接關系。在此只給出與配置模塊相關信號定義，見表 31。 表 31 FPGA配置模塊信號功能 信號名稱 信號流向 寬 度 信號描述 HSWAPEN 輸入 1 上拉電阻控制信號，配置器件時保持電平驅動 PROG 輸入 1 重配置 FPGA信號，低電平有效 DONE 開漏輸出 1 FPGA配置指示信號。配置階段為低，配置完成后為高電平 M0,M1,M2 輸入 1 配置模式選擇信號 INIT 開漏輸出 1 芯片初始化信號，低有效 TMS 輸出 1 模式選擇， TCK 上升沿前建立 TDO 輸出 1 數(shù)據(jù)輸出， TCK 下降沿輸出 TDI 輸入 1 數(shù)據(jù)輸入 TCK 輸出 1 時鐘輸入 67 FPGA 配置模塊邏輯連接圖： 圖 34 FPGA 配置模塊邏輯連接圖 Mode Selection 中的 3 個開關為配置選擇模式的開關，