【正文】 、中斷和硬件 53 結(jié)構(gòu)非常熟悉。因此。 24AA128 芯片具有 IIC 總線結(jié)構(gòu)的 E2PROM 芯片，其工作頻率和主控芯片可以很好匹配。該芯片的最高時(shí)鐘頻率可以達(dá)到 400Khz。 4. E2PROM 模塊邏輯連接圖 圖 28 24AA128l 邏輯連接 5. Micro USB Micro USB是 ，比目前部分手機(jī)使用的 MiniUSB接口更小， MicroUSB 是 MiniUSB 的下一代規(guī)格，由 USB 標(biāo)準(zhǔn)化組織 USB Implementers Forum（ USBIF）于 2021 年 1 月 4 日制定完成。 表 25 MicroUSB引腳功能定義 Pin 名稱 描述 1 VBUS 電源正 5 V 2 D? 數(shù)據(jù) 線負(fù) 3 D+ 數(shù)據(jù)線正 4 ID 分為 A 和 B 兩種接口 A：與地線相連 B：不與地線相連 5 GND 信號(hào)地線 55 MicroUSB 模塊邏輯連接圖： 圖 29 MicroUSB 模塊邏輯連接 小結(jié) 本章節(jié)主要介紹 AdeptUSB 模塊的原理，模塊的信號(hào)功能定義；進(jìn)一步對(duì)其68013A 子模塊、 E2PROM 子模塊、 MicroUSB 子模塊的原理以及硬件芯片的選擇進(jìn)行介紹，給出模塊的邏輯連接。 56 第三章 FPGA 模塊及其配置 FPGA 模塊主要為 Virtex5 芯片存儲(chǔ)和運(yùn)行 FPGA 程序方式，其配置文件的下載方式分為 JTAG 方式和 BPI 方式，而 BPI 方式下的比特流文件正是又 Strata Flash 提供。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。與傳統(tǒng)邏輯電路和門陣列（如 PAL， GAL 及 CPLD 器件）相比， FPGA 具有不同的結(jié)構(gòu)， FPGA 利用小型查找表（ 16 1RAM）來實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D 觸 發(fā)器的輸入端，觸發(fā)器再來驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng) I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到 I/O 模塊。 由于 FPGA 需要被反復(fù)燒寫，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像 ASIC那樣通過固定的與非門來完成，而只能采用一種易于 反復(fù)配置的結(jié)構(gòu)。通過燒寫文件改變查找表內(nèi)容的方法來實(shí)現(xiàn)對(duì) FPGA 的重復(fù)配置。所以如果事先將相應(yīng)的結(jié)果存放于一個(gè)存貯單元，就相當(dāng)于實(shí)現(xiàn)了與非門電路的功能。 57 查找表（ LookUpTable）簡稱為 LUT， LUT 本質(zhì)上就是一個(gè) RAM。 當(dāng)用戶通過原理圖或 HDL 語言描述了一個(gè)邏輯電路以后， PLD/FPGA 開發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）事先寫入 RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。如圖 11 所示（注：圖 11 只是一個(gè)示意圖，實(shí)際上每一個(gè)系列的 FPGA都有其相應(yīng)的內(nèi)部結(jié)構(gòu)） 。 FPGA 芯片的內(nèi)部結(jié)構(gòu) 見圖 31。 可編程 IOB 可分類如下： ? 可編程單端或差分 (LVDS) 運(yùn)行 ? 具有可選單倍數(shù)據(jù)速率 (SDR) 或雙倍數(shù)據(jù)速率 (DDR) 寄存 器的輸入模塊 ? 具有可選 SDR 或 DDR 寄存器的輸出模塊 ? 雙向模塊 ? 逐比特去歪斜電路 ? 專用 I/O 和區(qū)域時(shí)鐘資源 ? 內(nèi)置數(shù)據(jù) 串行器 /解串器 IOB 寄存器為邊沿觸發(fā) D 型觸發(fā)器或電平敏感鎖存器。 2 個(gè)或 4 個(gè) IOB 模塊連接到一個(gè) 接入布線資源的開關(guān)矩陣。逐比特去歪斜靈活地提供精細(xì)延遲增量，以精細(xì)地生成一系列信號(hào)延遲。對(duì)于位置選擇得當(dāng)?shù)耐ㄓ? I/O（每 Bank 8 個(gè)），應(yīng)該為同一局部區(qū)域內(nèi)的 I/O 添加特殊的硬件連接，從而將其設(shè)計(jì)成具有“區(qū)域 Clockcapable”的 I/O。區(qū)域 I/O 時(shí)鐘是對(duì)全局時(shí)鐘資源的補(bǔ)充。為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)， FPGA 的 IOB 被劃分為若干個(gè)組（ bank），每個(gè) bank 的接口標(biāo)準(zhǔn)由其接口電壓 VCCO 決定，一個(gè) bank 只能有一種 VCCO，但不同 bank 的 VCCO 可以不同。 2. 可配置邏輯塊（ CLB） CLB 是 FPGA 內(nèi)的基本邏輯單元。每個(gè) Slice 包含并等效于： ? 4 個(gè)函數(shù)發(fā)生器 ? 4 個(gè)存儲(chǔ)元件 ? 算術(shù)邏輯門 ? 大型多路復(fù)用器 ? 高速超前進(jìn)位鏈 函數(shù)發(fā)生 器可配置為 6 輸入 LUT 或雙輸出 5 輸入 LUT。此外，可將 4 個(gè)存儲(chǔ)元件配置成邊沿觸發(fā)的 D 型觸發(fā)器或電平敏感型鎖存器。 Slice 是 Xilinx 公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如圖 14 所示，一個(gè)Slice 由兩個(gè) 4 輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用 器組成。 60 3. 數(shù)字時(shí)鐘管理模塊 （ DCM） CMT 和全局時(shí)鐘多路復(fù)用緩沖器為設(shè)計(jì)高速時(shí)鐘網(wǎng)絡(luò)提供了完善的解決方案。 DCM 和 PLL 可獨(dú)立使用，也可廣泛級(jí)聯(lián)。每個(gè) DCM 都提供常用的時(shí)鐘生成功能。 DCM 還提供輸出時(shí)鐘的 90176。和 270176。相移精度以數(shù)分之一時(shí)鐘周期的增量提供更高分辨率的相位調(diào)整。 為增強(qiáng) DCM 的功能， Virtex5 FPGA CMT 還包含一個(gè) PLL。 Virtex5 器件具有 32 個(gè)全局時(shí)鐘 MUX 緩沖器。 4. 嵌入式塊 RAM（ BRAM） 36Kb 真雙端口 RAM 模塊資源可以編程為從 32Kx1 到 512x72 的各種深度和寬度配置。每個(gè)端口都完全同步且獨(dú)立，提供三種“邊寫邊讀”模式。此外，作為選項(xiàng)還提供了后端流水線寄存器、時(shí)鐘控制電路、內(nèi)置 FIFO 支持、 ECC 和字節(jié)寫使能功能。 FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為 4 類不同的類別。 Virtex5 器件中的所有部件都使用相同的互連方案以及相同的全局布線矩陣接入方式。時(shí)序模型是共享的，可大大提高高速 設(shè)計(jì)性能的可預(yù)測(cè)性。 7. 配置模塊 61 Virtex5 器件的配置方法是用下列模式之一將比特流載入內(nèi)部配置存儲(chǔ)器： ? 從串模式 ? 主串模式 ? 從動(dòng) SelectMAP 模式 ? 主動(dòng) SelectMAP 模式 ? 邊界掃描模式（ IEEE1532 和 IEEE1149） ? SPI 模式（串行外設(shè)接口標(biāo)準(zhǔn) Flash） ? BPI 上 /BPI 下模式（字節(jié)寬度外設(shè)接口標(biāo)準(zhǔn) x8 或 x16 NOR Flash） 此外， Virtex5 器件還支持下列配置選項(xiàng)： ? 用于 IP 保護(hù)的 256 位 AES 比特流解密 ? 支持冷 /熱啟動(dòng)的多比特流管理 (MBM) ? 并行配置總線寬度自動(dòng)檢測(cè) ? 并行菊花鏈 ? 配置 CRC 和 ECC 支持，以實(shí)現(xiàn)最強(qiáng)大、最靈活的器件完整性 校驗(yàn) 8. 系統(tǒng)監(jiān)控器 FPGA 是高可用性 /可靠性基礎(chǔ)架構(gòu)的重要構(gòu)建模塊。 Virtex5 系列系統(tǒng)監(jiān)控器首次為 FPGA 及其外部環(huán)境提 供了更簡單的監(jiān)控。系統(tǒng)監(jiān)控器是圍繞一個(gè) 10 位 200kSPS ADC（模數(shù)轉(zhuǎn)換器）構(gòu)建的。片上傳感器包括一個(gè)溫度傳感器和幾個(gè)電源傳感器。 這些模擬輸入是通用的，可用于對(duì)種類繁多的電壓信號(hào)類型進(jìn)行數(shù)字化?？梢酝ㄟ^ JTAG TAP 全面訪問片上傳感器和外部通道，從而 可以將 PC 板上現(xiàn)有的 JTAG 基礎(chǔ)架構(gòu)用于開發(fā)期間或現(xiàn)場部署后的模擬測(cè)試和高級(jí)診斷。系統(tǒng)監(jiān)控器在設(shè)計(jì)中不需要顯式實(shí)例化即可獲得對(duì)其基本功能的訪問。 9. 三態(tài)以太網(wǎng)（ 10/100/1000MB/S)MAC Virtex5 LXT、 SXT、 TXT 和 FXT 器件最多包含 8 個(gè)嵌入式以太網(wǎng)MAC，每個(gè)以太網(wǎng) MAC 模塊有 2 個(gè)。這些模塊實(shí)現(xiàn)事務(wù)層、數(shù)據(jù)鏈路層和物理層功能，在盡量少用 FPGA 邏輯的情況下可提供完整的 PCI Express 端點(diǎn)功能。典型的主模式都是加載片外非易失性存儲(chǔ)器中的配置比特流，配置所需的時(shí)鐘由 FPGA 內(nèi)部產(chǎn)生，且FPGA 控制整個(gè)配置過稱。這里僅對(duì) JTAG 模式和 BPI 模式進(jìn)行介紹。目前， JTAG已經(jīng)成為一種國際 標(biāo)準(zhǔn)測(cè)試協(xié)議，主要用于各種芯片的內(nèi)部測(cè)試。標(biāo)準(zhǔn)的 JTAG 接口是四線協(xié)議，即 TMS、 TDO、 TCK、 TDI，分別是模式選擇、數(shù)據(jù)輸出、時(shí)鐘信號(hào)和數(shù)據(jù)輸入。 JTAG 的基 本原理是在器件內(nèi)部定義一個(gè) TAP（ Test Access Port 測(cè)試訪問口）通過 專用的 JTAG 測(cè)試工具對(duì)內(nèi)部節(jié)點(diǎn)進(jìn)行測(cè)試?，F(xiàn)在， JTAG 接口還常用于實(shí)現(xiàn) ISP（ InSystem Programmable。 JTAG 邊界掃描測(cè)試由測(cè)試訪問端口的控制器管理，只要 FPGA 上電后電壓正確，且 JTAG 鏈完整，則 JTAG 電路可以正常工作，清空 JTAG 配置寄存器等待外界響應(yīng)。對(duì)于選擇寄存器、裝載數(shù)據(jù)、檢測(cè)和將結(jié)果移出的控制信號(hào)，由 TMS 和TDI 兩個(gè)控制信號(hào)決定。在 BPI 配置模式下， FPGA 從外部標(biāo)準(zhǔn)的 MOR 閃存，以字節(jié)寬度并行地獲取配置數(shù)據(jù)。根據(jù)訪問 Flash 地址的遞增和遞減，可以將 BPI 模式分為 BPIuP 和 BPI DOWN 模式，由模式選擇開關(guān)決定。 FPGA 配置流程 將配置數(shù)據(jù)加載到 FPGA 芯片的整個(gè)配置過程可以分以下步驟： 1. 初始化 上電后，如果 FPGA 芯片的 bank2 的 I/O 輸出驅(qū)動(dòng)電壓 VCCO_2 大于 1V，器件內(nèi)部供電電壓 VCCIONT 為 ，器件便會(huì)自動(dòng)進(jìn)行初始化。初始化過程完成后， DONE 信號(hào)變低。在清空完配置存儲(chǔ)器后， INIT 會(huì)重新置為高電平。當(dāng) M0,M1,M2 為 101，采用 JTAG 加載方式。在掉電之后配置信息會(huì)消失。當(dāng) M0,M1,M2 為 010 或 110，采用 BPI 加 64 載模式。 4. CRC 錯(cuò)誤檢查 器件在 加載配置信息的同時(shí)會(huì)根據(jù)一定算法產(chǎn)生一個(gè) CRC 值，這個(gè)值會(huì)和配置文件中的 CRC 值進(jìn)行比較，如果兩者不一致，說明加載發(fā)生錯(cuò)誤， INIT管腳會(huì)被置為低電平，加載過程終端。 — UP START— UP 階段是 FPGA 由配置狀態(tài)過渡到用戶狀態(tài)的過程。 65 其配置流程圖見圖 32： F P G A 目 標(biāo) 板 上 電檢 查 I / O 電 壓 ，參 考 電 壓不 滿 足 條件清 空 配 置 存 儲(chǔ) 器上 電 后 ， 拉 低P R O G ， 復(fù) 位P R O G = = L O WY E SI N I T = = H I G H N O采 樣 模 式 選 擇 管 腳 ， 加 載 配 置指 令 和 配 置 數(shù) 據(jù)C R C 校 驗(yàn)I N I T 拉 低 ， 終止 校 驗(yàn)校 驗(yàn) 失 敗S T A R T — U P校 驗(yàn) 成 功用 戶 模 式是 否 需 要 重配 置N OY E S 圖 32 FPGA 配置流程 圖 FPGA 配置邏輯 在 Genesys 開發(fā)板上電之后，上面的 FPGA 必須要進(jìn)行配置之后才能執(zhí)行工作。開發(fā)板上的 Mode Jumper 將會(huì)選擇是通過哪一種加載方式加載配置文件。BPI UP 模式是指 FPGA 以升序從起始地址 000000 從 Strata Flash下載配置文件，BPI DOWN 是以降序從地址 03FFFF 開始下載配置文件。 66 FPGA 配置模塊的結(jié)構(gòu)圖見圖 33。在此只給出與配置模塊相關(guān)信號(hào)定義，見表 31。配置階段為低，配置完成后為高電平 M0,M1,M2 輸入 1 配置模式選擇信號(hào) INIT 開漏輸出 1 芯片初始化信號(hào)，低有效 TMS 輸出 1 模式選擇， TCK 上升沿前建立 TDO 輸出 1 數(shù)據(jù)輸出， TCK 下降沿輸出 TDI 輸入 1 數(shù)據(jù)輸入 TCK 輸出 1 時(shí)鐘輸入 67 FPGA 配置模塊邏輯連接圖： 圖 34 FPGA 配置模塊邏輯連接圖 Mode Selection 中的 3 個(gè)開關(guān)為配置選擇模式的開關(guān)，在設(shè)計(jì)