【正文】 和配置 Virtex5 器件的標(biāo)準(zhǔn)方法，符合 IEEE 標(biāo)準(zhǔn) 和 1532。對外部環(huán)境的訪問是通過若干外部模擬輸入通道提供的。這些模塊具有以下特點(diǎn)： ? 符合 IEEE 規(guī)范 62 ? 經(jīng)過 UNH 一致性測試 ? 使用 RocketIO 技術(shù)的 GRMII/GMII 接口，或者當(dāng)與 SelectIO 收 發(fā)器配合使用時的 SGMII 接口 ? 半雙工或全雙工 ? 支持巨型幀 ? 1000 BaseX PCS/PMA：當(dāng)與 RocketIO GTP 收發(fā)器配合使用 時，可提供完全 1000 BaseX 片上實現(xiàn) ? 對微處理器的 DCR 總線連接 Express集成端點(diǎn)模塊 Virtex5 LXT、 SXT、 TXT 和 FXT 器件最多包含 4 個集成端點(diǎn)模塊?，F(xiàn)在大多數(shù)的高級器件（包括 FPGA、 DSP、 CPU 等）都支持 JTAG 協(xié)議。 TMS、 TRST、 TCK 管腳管理 TAP 控制器操作， TDI 和 TDO 為數(shù)據(jù)寄存器提供串行通道， TDI 也為指令寄存器提供數(shù)據(jù)，然后為數(shù)據(jù)寄存器產(chǎn)生控制邏輯。在系統(tǒng)上電的情況下，通過對 PROG 管腳配置低電平，便可以對 FPGA 重新配置。系統(tǒng)里面的 Adept USB 和 Xilinx iMPACT 接口可以使用 Adept 和 Xilinx 軟件進(jìn)行 FPGA 和 Strata Flash 的編程。該模塊主要實現(xiàn)兩種下載方式，一種是在上電狀態(tài)下通過 JTAG 接口配置，另一種是存儲在 StrataFlash ROM 中的配置文件自動傳輸?shù)?FPGA 模塊中。 表 31 FPGA配置模塊信號功能 信號名稱 信號流向 寬 度 信號描述 HSWAPEN 輸入 1 上拉電阻控制信號，配置器件時保持電平驅(qū)動 PROG 輸入 1 重配置 FPGA信號，低電平有效 DONE 開漏輸出 1 FPGA配置指示信號。 Mode Jumper 通過 3 個撥動開關(guān)來選擇模式，其中 101 為 JTAG 加載模式， 010 為 BPI UP 加載模式， 110 為 BPI DOWN 加載模式 ，沒有考慮其它的幾 種配置方式。在 BPI 加載模式下，配置接口時序由 FPGA 芯片控制， FPGA 從外部的Strata Flash 中以字節(jié)的寬度并行地讀取配置數(shù)據(jù)，由訪問 Flash 地址的遞增或者遞減，分為 BPI UP 和 BPI DOWN 模式。 在完成初始化后，器件會將 INIT 信號置低電平，同時開始清空配置存儲器。 2. BPI 配置模式 BPI配置模式主要用于支持標(biāo)準(zhǔn)的并行 NOR閃存以及字節(jié)位寬或滋味款的 E2PROM 芯片。 JTAG 模式為調(diào)試模式，可將 PC 中的配置書記下載到 FPGA中，斷電即消失。這些模 塊具有以下特點(diǎn)： ? 符合 PCI Express 基本規(guī)范 ? 與 RocketIO 收發(fā)器配合使用可提供完整的端點(diǎn)功能 ? 每個模塊支持 1 倍、 4 倍或者 8 倍通道寬度 FPGA 配置模塊 FPGA 配置方式 Xilinx FPGA 常用的配置方式有主串模式、從串模式、 Select MAP 模式、Desktop 模式、 SPI 模式，以及 ACE 在線配置模式。提供了對單極、雙極和真差分輸入方案的支持。因此，有必要更好地監(jiān)測 FPGA 的片上物理環(huán)境及其在系統(tǒng)內(nèi)緊鄰的周邊環(huán)境。 5. 布線資源 布線資源連通 FPGA 內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。該模塊提供參考時鐘抖動濾波和更多頻率綜合選項。為了生成無歪斜的內(nèi)部或外部時鐘，可以把每個 DCM 都用于消除時鐘分配延遲。每個 CLB 具有內(nèi)部快速互連，并且連接到一個接入通用布線資源的開關(guān)矩陣。 外部輸入信號可以通過 IOB 模塊的存儲單元輸入到 FPGA 的內(nèi)部，也可以直接輸入 FPGA 內(nèi)部。 IOB 支持以下單端標(biāo)準(zhǔn)： ? LVTTL ? LVCMOS（ 、 、 、 和 ） ? PCI（ 33 和 66MHz） ? PCIX ? GTL 和 GTLP ? HSTL 和 （ I、 II、 III 和 IV 級） ? HSTL （一級） ? SSTL 和 （ I 和 II 級） IOB 元件還支持以下差分信令 I/O 標(biāo)準(zhǔn)： ? LVDS 和擴(kuò)展 LVDS（僅 ） ? BLVDS（總線 LVDS） ? ULVDS ? HypertransportTM ? 差分 HSTL 和 （ I 和 II 級） ? 差分 SSTL 和 （ I 和 II 級） ? RDSD（ 點(diǎn)對點(diǎn)） 59 每個差分對使用兩個相鄰的焊盤。目前 FPGA中多使用 4 輸入的 LUT，所以每一個 LUT 可以看成一個有 4 位地址線的 的 RAM。 FPGA 的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式，并最終決定了 FPGA所能實現(xiàn)的功能， FPGA 允許無限次的編程 。 MicroUSB 支持OTG，和 MiniUSB 一樣，也是 5pin。固件程序一般放入 MCU 中，當(dāng)把設(shè)備連接到主機(jī)上（ USB 連接線插入插孔）時，上位機(jī)可以發(fā)現(xiàn)新設(shè)備，然后建立連接。 ●PORTS接口模式實 際上就是普通的 IO端口模式，相當(dāng)于 8051通用的輸入輸出口。當(dāng)運(yùn)行在全速模式下時， EP EP EP EP8 緩沖區(qū)仍以小緩沖區(qū)出現(xiàn)，數(shù)據(jù)傳輸類型和緩沖區(qū)可以配置；運(yùn)行在高速模式時，固件可以配置大端點(diǎn)緩沖區(qū)的大小、數(shù)據(jù)傳輸類型、緩沖深度。 EP4 和 EP8 固定為 512 自己，是雙緩沖；端點(diǎn) EP2 和 EP6 大小為 512 字節(jié)或者 1024 字節(jié)，可 51 以配置成 3 或 4 緩沖。 68013A 模塊的硬件實現(xiàn)是選取 Cypress 公司的 EZUSB FX2 系列芯片中的CY7C68013A 芯片。 E2PROM 模塊是存儲固件程序以及 VID/PID/DID，在上電后加載到 USB 控制模塊的芯片上。外部 USB 設(shè)備中的數(shù)據(jù)通過數(shù)據(jù)線正和數(shù)據(jù)線負(fù)傳輸?shù)?68013A 模塊的 RAM 或者 FIFO 端點(diǎn)中。 Adept USB 模塊的存在，可以使得開發(fā)平臺能夠更好地和外部應(yīng)用環(huán)境進(jìn)行數(shù)據(jù)交換，提升了其應(yīng)用性。 （ 3）各模塊進(jìn)行頂層的功能描述和，繪制出模塊的結(jié)構(gòu)圖以及部分模塊的子模塊結(jié)構(gòu)圖，給出模塊的信號功能定義。 DDR2，雙倍數(shù)據(jù)傳輸速率。 FPGA 配置模塊可 以通過主模式、從模式以及 JTAG 下載模式進(jìn)行比特流文件下載； BPI 配置模式歸屬于從模式。開發(fā)板上集成了 Diligent公司的 USB2系統(tǒng)，該 USB系統(tǒng)能夠提供 FPGA編程、實時電源監(jiān)控、自動開發(fā)板測試、虛擬 I/O功能。 Virtex5 系列是 Xilinx 公司 2021 年推出的全球首款 65nm FPGA 系列芯片 ,采用 三柵極氧化層工藝技術(shù)制造，可提供多達(dá) 330,000 個邏輯單 41 元、 1,200 個 I/O 引腳、 48 個低功耗收發(fā)器以及內(nèi)置 PowerPC174。該系列的 FPGA 是世界上第一款基于 SRAM 的可編程 FPGA，包括兩個器件：第一個器件由 8x8〔共 64 個 )的可配置邏輯模塊 (CLB Configurable Logic Block)構(gòu)成，并在芯片的周邊提供了58 個輸入輸出接口模塊 (IOB， I/O Block)；第二個器件出 10xl0 的 CLB 構(gòu)成，并提供了總共 74 個 IOB 單元。 work consists of mk FPGA configuration module, Adept USB module, the Strata Flash module, DDR2 module, clock module. Key words： virtex5， FPGA， adept USB， strata flash， DDR2， clock iv 目 錄 第一章 概論 ................................................................................................................ 40 研究背景 ........................................................................................................... 40 研究現(xiàn)狀 ........................................................................................................... 42 論文工作 ........................................................................................................... 43 論文結(jié)構(gòu) ........................................................................................................... 43 第二章 Adept USB 模塊設(shè)計 ................................................................................... 44 Adept USB 模塊原理 ......................................................................................... 44 Adept USB 子模塊 ............................................................................................. 48 68013A 模塊原理 ........................................................................................ 48 E2PROM 模塊和 Micro USB 模塊 ............................................................ 52 小結(jié) .................................................................................................................... 55 第三章 FPGA 模塊及其配置 .................................................................................... 56 FPGA 模塊工作原理 ......................................................................................... 56 FPGA 芯片結(jié)構(gòu) ................................................................................................. 57 FPGA 配置模塊 ................................................................................................. 62 FPGA 配置方式 .......................................................................................... 62 FPGA 配置流程 .......................................................................................... 63 FPGA 配置邏輯 .......................................................................................... 65 小結(jié) ..............................................................................................