【正文】 總線結(jié)構(gòu)的 E2PROM 芯片，其工作頻率和主控芯片可以很好匹配。 1. 24AA128 芯片介紹 24AA128芯片是 16K*8的電可擦除 PROM芯片。該芯片的最高時(shí)鐘頻率可以達(dá)到 400Khz。芯片的其它特性如下： ? 低功耗的 CMOS技術(shù)， 3mA,最大讀電流 400uA ? 2線的串行接口總線， IIC可用 ? 支持八個(gè)設(shè)備級(jí)聯(lián) ? 自定時(shí)的擦除 /寫入周期， 5ms的最大寫周期時(shí)間 ? 支持 64byte的頁(yè)寫入技術(shù) ? 斯密特觸發(fā)器輸入來(lái)抑制噪聲 ? 100,000次擦除 /寫入 ? 數(shù)據(jù)保留大于 200年 ? 8引腳的 PDIP， SOIC， TSSOP， MSOP和 DFN封裝形式 2. 24AA128 的模塊結(jié)構(gòu)框圖 圖 27 24AA128的模塊原理圖 表 24 24AA128芯片內(nèi)部信號(hào)功能 信號(hào)名稱 寬 度 信號(hào)描述 A0 1 用戶配置地址線 A1 1 A2 1 WP 1 寫保護(hù)； WP 接高電平時(shí)只能有讀操作 SDA 1 IIC總線的串行數(shù)據(jù)線 54 SCL 1 IIC總線的串行時(shí)鐘線 由于只連接了一個(gè)外部模塊，不需要進(jìn)行地址選擇，所以設(shè)計(jì)中的 A2,A1,A0會(huì)被設(shè)置成邏輯“ 001”電平。 4. E2PROM 模塊邏輯連接圖 圖 28 24AA128l 邏輯連接 5. Micro USB Micro USB是 ，比目前部分手機(jī)使用的 MiniUSB接口更小， MicroUSB 是 MiniUSB 的下一代規(guī)格，由 USB 標(biāo)準(zhǔn)化組織 USB Implementers Forum（ USBIF）于 2021 年 1 月 4 日制定完成。 MicroUSB 支持OTG，和 MiniUSB 一樣，也是 5pin。 表 25 MicroUSB引腳功能定義 Pin 名稱 描述 1 VBUS 電源正 5 V 2 D? 數(shù)據(jù) 線負(fù) 3 D+ 數(shù)據(jù)線正 4 ID 分為 A 和 B 兩種接口 A：與地線相連 B：不與地線相連 5 GND 信號(hào)地線 55 MicroUSB 模塊邏輯連接圖： 圖 29 MicroUSB 模塊邏輯連接 小結(jié) 本章節(jié)主要介紹 AdeptUSB 模塊的原理，模塊的信號(hào)功能定義；進(jìn)一步對(duì)其68013A 子模塊、 E2PROM 子模塊、 MicroUSB 子模塊的原理以及硬件芯片的選擇進(jìn)行介紹，給出模塊的邏輯連接。在確定模塊的硬件實(shí)現(xiàn)方法時(shí)，對(duì)不同芯片的性能、 應(yīng)用及市場(chǎng)價(jià)格進(jìn)行比較，特別是 E2PROM 模塊芯片選擇的時(shí)鐘工作頻率的匹配。 56 第三章 FPGA 模塊及其配置 FPGA 模塊主要為 Virtex5 芯片存儲(chǔ)和運(yùn)行 FPGA 程序方式，其配置文件的下載方式分為 JTAG 方式和 BPI 方式，而 BPI 方式下的比特流文件正是又 Strata Flash 提供。 FPGA 模塊工作原理 FPGA 技術(shù)是 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編 程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 現(xiàn)場(chǎng)可編程門陣列（ FPGA）是可編程器件。與傳統(tǒng)邏輯電路和門陣列（如 PAL， GAL 及 CPLD 器件）相比， FPGA 具有不同的結(jié)構(gòu)， FPGA 利用小型查找表（ 16 1RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D 觸 發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng) I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到 I/O 模塊。 FPGA 的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式，并最終決定了 FPGA所能實(shí)現(xiàn)的功能， FPGA 允許無(wú)限次的編程 。 由于 FPGA 需要被反復(fù)燒寫，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像 ASIC那樣通過(guò)固定的與非門來(lái)完成，而只能采用一種易于 反復(fù)配置的結(jié)構(gòu)。查找表可以很好 地滿足這一要求，目前主流 FPGA 都采用了基于 SRAM 工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級(jí) FPGA 采用 Flash 或者熔絲與反熔絲工藝的查找表結(jié) 構(gòu)。通過(guò)燒寫文件改變查找表內(nèi)容的方法來(lái)實(shí)現(xiàn)對(duì) FPGA 的重復(fù)配置。 根據(jù)數(shù)字電路的基本知識(shí)可以知道，對(duì)于一個(gè) n 輸入的邏輯運(yùn)算，不管是與或非運(yùn)算還是異或運(yùn)算等等，最多只可能存在 2n 種結(jié)果。所以如果事先將相應(yīng)的結(jié)果存放于一個(gè)存貯單元，就相當(dāng)于實(shí)現(xiàn)了與非門電路的功能。 FPGA 的原理也是如此，它通過(guò)燒寫文件去配置查找表的內(nèi)容，從而在 相同的電路情況下實(shí)現(xiàn)了不同的邏輯功能。 57 查找表（ LookUpTable）簡(jiǎn)稱為 LUT， LUT 本質(zhì)上就是一個(gè) RAM。目前 FPGA中多使用 4 輸入的 LUT，所以每一個(gè) LUT 可以看成一個(gè)有 4 位地址線的 的 RAM。 當(dāng)用戶通過(guò)原理圖或 HDL 語(yǔ)言描述了一個(gè)邏輯電路以后， PLD/FPGA 開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）事先寫入 RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。 FPGA 芯片結(jié)構(gòu) 目前主流的 FPGA 仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能（如 RAM、時(shí)鐘管理和 DSP）的硬核（ ASIC 型）模塊。如圖 11 所示（注：圖 11 只是一個(gè)示意圖，實(shí)際上每一個(gè)系列的 FPGA都有其相應(yīng)的內(nèi)部結(jié)構(gòu)） 。 Virtex5 的 FPGA 芯片主要由 7 部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式 RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。 FPGA 芯片的內(nèi)部結(jié)構(gòu) 見(jiàn)圖 31。 圖 31 FPGA 芯片內(nèi)部結(jié)構(gòu)圖 58 每個(gè)模塊的功能如下： 1. 可編程輸入輸出單元（ IOB） 可編程輸入 /輸出單元簡(jiǎn)稱 I/O 單元，是芯片與外界電路的接口部分，完 成不同電氣特性下對(duì)輸入 /輸出信號(hào)的驅(qū)動(dòng)與匹配要求 。 可編程 IOB 可分類如下： ? 可編程單端或差分 (LVDS) 運(yùn)行 ? 具有可選單倍數(shù)據(jù)速率 (SDR) 或雙倍數(shù)據(jù)速率 (DDR) 寄存 器的輸入模塊 ? 具有可選 SDR 或 DDR 寄存器的輸出模塊 ? 雙向模塊 ? 逐比特去歪斜電路 ? 專用 I/O 和區(qū)域時(shí)鐘資源 ? 內(nèi)置數(shù)據(jù) 串行器 /解串器 IOB 寄存器為邊沿觸發(fā) D 型觸發(fā)器或電平敏感鎖存器。 IOB 支持以下單端標(biāo)準(zhǔn)： ? LVTTL ? LVCMOS（ 、 、 、 和 ） ? PCI（ 33 和 66MHz） ? PCIX ? GTL 和 GTLP ? HSTL 和 （ I、 II、 III 和 IV 級(jí)） ? HSTL （一級(jí)） ? SSTL 和 （ I 和 II 級(jí)） IOB 元件還支持以下差分信令 I/O 標(biāo)準(zhǔn)： ? LVDS 和擴(kuò)展 LVDS（僅 ） ? BLVDS（總線 LVDS） ? ULVDS ? HypertransportTM ? 差分 HSTL 和 （ I 和 II 級(jí)） ? 差分 SSTL 和 （ I 和 II 級(jí)） ? RDSD（ 點(diǎn)對(duì)點(diǎn)） 59 每個(gè)差分對(duì)使用兩個(gè)相鄰的焊盤。 2 個(gè)或 4 個(gè) IOB 模塊連接到一個(gè) 接入布線資源的開(kāi)關(guān)矩陣。 逐比特去歪斜電路允許 FPGA 內(nèi)部的可編程信號(hào)延遲。逐比特去歪斜靈活地提供精細(xì)延遲增量，以精細(xì)地生成一系列信號(hào)延遲。這 對(duì)于在源同步接口中同步信號(hào)邊沿尤其有用。對(duì)于位置選擇得當(dāng)?shù)耐ㄓ? I/O（每 Bank 8 個(gè)），應(yīng)該為同一局部區(qū)域內(nèi)的 I/O 添加特殊的硬件連接，從而將其設(shè)計(jì)成具有“區(qū)域 Clockcapable”的 I/O。這些區(qū)域時(shí)鐘輸入分布于限定的區(qū)域內(nèi)，以盡量減輕各 IOB 之間的時(shí)鐘歪斜。區(qū)域 I/O 時(shí)鐘是對(duì)全局時(shí)鐘資源的補(bǔ)充。 外部輸入信號(hào)可以通過(guò) IOB 模塊的存儲(chǔ)單元輸入到 FPGA 的內(nèi)部，也可以直接輸入 FPGA 內(nèi)部。為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)， FPGA 的 IOB 被劃分為若干個(gè)組（ bank），每個(gè) bank 的接口標(biāo)準(zhǔn)由其接口電壓 VCCO 決定，一個(gè) bank 只能有一種 VCCO，但不同 bank 的 VCCO 可以不同。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起， VCCO 電壓相同是接口標(biāo)準(zhǔn)的基本條件。 2. 可配置邏輯塊（ CLB） CLB 是 FPGA 內(nèi)的基本邏輯單元。 一個(gè) Virtex5 FPGA CLB 資源由 2 個(gè) Slice 組成。每個(gè) Slice 包含并等效于： ? 4 個(gè)函數(shù)發(fā)生器 ? 4 個(gè)存儲(chǔ)元件 ? 算術(shù)邏輯門 ? 大型多路復(fù)用器 ? 高速超前進(jìn)位鏈 函數(shù)發(fā)生 器可配置為 6 輸入 LUT 或雙輸出 5 輸入 LUT。某些 CLB 中的 SLICEM 可配置成作為一個(gè) 32 位移位寄存器（或 2 個(gè) 16 位移位寄存器）或 64 位分布式 RAM 運(yùn)行。此外，可將 4 個(gè)存儲(chǔ)元件配置成邊沿觸發(fā)的 D 型觸發(fā)器或電平敏感型鎖存器。每個(gè) CLB 具有內(nèi)部快速互連，并且連接到一個(gè)接入通用布線資源的開(kāi)關(guān)矩陣。 Slice 是 Xilinx 公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如圖 14 所示，一個(gè)Slice 由兩個(gè) 4 輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用 器組成。算術(shù)邏輯包括一個(gè)異或門（ XORG）和一個(gè)專用與門（ MULTAND），一個(gè)異或門可以使一個(gè) Slice 實(shí)現(xiàn) 2bit 全加操作，專用與門用于提高乘法器的效率；進(jìn)位邏輯由專用進(jìn)位信號(hào)和函數(shù)復(fù)用器（ MUXC）組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作； 4 輸入函數(shù)發(fā)生 器用于實(shí)現(xiàn) 4 輸入 LUT、分布式 RAM 或 16 比特移位寄存器（ Virtex5 系列芯片的 Slice 中的兩個(gè)輸入函數(shù)為 6 輸入，可以實(shí)現(xiàn) 6 輸入 LUT 或 64 比特移位寄存器）；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高 CLB模塊的處理速度。 60 3. 數(shù)字時(shí)鐘管理模塊 （ DCM） CMT 和全局時(shí)鐘多路復(fù)用緩沖器為設(shè)計(jì)高速時(shí)鐘網(wǎng)絡(luò)提供了完善的解決方案。每個(gè) CMT 包含 2 個(gè) DCM 和一個(gè) PLL。 DCM 和 PLL 可獨(dú)立使用，也可廣泛級(jí)聯(lián)。最多可使用 6 個(gè) CMT 模塊，總共可提供 18 個(gè)時(shí)鐘發(fā)生器元件。每個(gè) DCM 都提供常用的時(shí)鐘生成功能。為了生成無(wú)歪斜的內(nèi)部或外部時(shí)鐘，可以把每個(gè) DCM 都用于消除時(shí)鐘分配延遲。 DCM 還提供輸出時(shí)鐘的 90176。、 180176。和 270176。相移輸出。相移精度以數(shù)分之一時(shí)鐘周期的增量提供更高分辨率的相位調(diào)整。靈活的 頻率綜合提供等于輸入時(shí)鐘頻率分?jǐn)?shù)或整數(shù)倍的時(shí)鐘輸出頻率。 為增強(qiáng) DCM 的功能， Virtex5 FPGA CMT 還包含一個(gè) PLL。該模塊提供參考時(shí)鐘抖動(dòng)濾波和更多頻率綜合選項(xiàng)。 Virtex5 器件具有 32 個(gè)全局時(shí)鐘 MUX 緩沖器。時(shí)鐘樹(shù)設(shè)計(jì)為差分式 ,差分時(shí)鐘可幫助減少抖動(dòng)和占空比失真。 4. 嵌入式塊 RAM（ BRAM） 36Kb 真雙端口 RAM 模塊資源可以編程為從 32Kx1 到 512x72 的各種深度和寬度配置。此外，每個(gè) 36Kb 模塊也可配置成作 為兩個(gè)獨(dú)立的 18Kb 雙端口 RAM 模塊運(yùn)行。每個(gè)端口都完全同步且獨(dú)立，提供三種“邊寫邊讀”模式。 BlockRAM 可以級(jí)聯(lián)，以實(shí)現(xiàn)大型嵌入式存儲(chǔ)模塊。此外，作為選項(xiàng)還提供了后端流水線寄存器、時(shí)鐘控制電路、內(nèi)置 FIFO 支持、 ECC 和字節(jié)寫使能功能。 5. 布線資源 布線資源連通 FPGA 內(nèi)部的所有單元，而連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。 FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而劃分為 4 類