【正文】 。只有相同電氣標準的端口才能連接在一起， VCCO 電壓相同是接口標準的基本條件。 逐比特去歪斜電路允許 FPGA 內(nèi)部的可編程信號延遲。 FPGA 芯片結(jié)構(gòu) 目前主流的 FPGA 仍是基于查找表技術(shù)的，已經(jīng)遠遠超出了先前版本的基本性能，并且整合了常用功能（如 RAM、時鐘管理和 DSP）的硬核（ ASIC 型）模塊。查找表可以很好 地滿足這一要求，目前主流 FPGA 都采用了基于 SRAM 工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級 FPGA 采用 Flash 或者熔絲與反熔絲工藝的查找表結(jié) 構(gòu)。在確定模塊的硬件實現(xiàn)方法時，對不同芯片的性能、 應用及市場價格進行比較，特別是 E2PROM 模塊芯片選擇的時鐘工作頻率的匹配。固件程序的一個最主要的目的就時讓 Windows 可以檢測和識別設備。用戶可以通過 GPIF Designer來控制狀態(tài)機，從而和多種外圍器件無縫連接。 表 23 數(shù)據(jù)傳輸類型 數(shù)據(jù)最大包大?。ㄗ止?jié)） 控制傳輸 8,16,32,64 64 批量傳輸 8,16,32,64 64 中斷傳輸 164 11024 同步傳輸 11024 11024 68013A 內(nèi)集成了 4KB 的 FIFO 存儲區(qū)，這些 FIFO 與普通 FIFO 每次傳輸一個字節(jié)的原理不同，它則是以數(shù)據(jù)包的形式傳輸，因而得名“量子 FIFO”。 EP0 則是唯一的控制傳輸端點，也是唯一的雙向傳輸端點， EP1IN 和 EP1OUT 可配置為中斷和批量端點。 1. CY7C68013A 芯片介紹 CY7C68013A （ EZUSB FX2LP?）芯片是 CYPRESS 公司研發(fā)的世界上第一款集成 USB 協(xié)議的微處理器接口控制芯片，也是高集成、低功耗 USB 微控制器 EZUSB FX2? (CY7C68013) 的一個低功耗版本，它支持 12Mbps 的全速以及 480Mbps 高速傳輸，可使用控制傳輸，中斷傳輸，塊傳輸和同步傳輸?shù)人姆N傳輸方式進行數(shù)據(jù)傳輸。 MicroUSB 是提供該模塊與 PC 主機的連接，接受來自 USB 接口數(shù)據(jù)。 IFCLK 可以被設置成 30MHz 或者 40MHz 或者外部提供的時鐘，且數(shù)據(jù)傳輸方式可以為異步或者同步傳輸方式。 在 Adept USB2模塊上電后，芯片會自動尋找外部存儲設備并加載其中的配置信息。 論文結(jié)構(gòu) 本論文的內(nèi)容共分五章，具體的安排如下： 第一章是緒論部分，首先介紹了 Xilinx Virtex5 系列的特性，然后簡介在 Virtex5芯片基礎上集成的 GENESYS 開發(fā)板，接著介紹了論文的工作，最后是論文結(jié)構(gòu)。 時鐘模塊對于一個系統(tǒng)來說，僅提供一個時鐘信號已經(jīng)不能滿足系統(tǒng)的需要，多樣的、高穩(wěn)定性 的、用戶可以自定義的時鐘策略成為大多數(shù)時鐘模塊的主流方案。 USB 是通用串行總線的英文簡寫， USB 模塊能夠提供高速數(shù)據(jù)交換。 Genesys開發(fā)板還集成 64位數(shù)據(jù)位寬 256Mbyte的 DDR2 SODIMM，可配置的時鐘模塊， HDMI視頻接口， AC97聲卡系統(tǒng)， Strata Flash模塊。 端點與以太網(wǎng) MAC 模塊，具體配置因器件而異。如 Actel 推出很有特色的反熔絲(Antifused)FPGA。在不同的 FPGA 核心芯片的基礎上，許多公司都做出了自己的開發(fā)平臺，比如 Genesys、 FA161開發(fā)平臺。 Genesys 是基于 Virtex5 FPGA 系列中的 XC5VLX50T 芯片， 集成了諸如 Gbit以太網(wǎng)， DDR2 存儲陣列， USB 等功能模塊，構(gòu)成了一個完善的、可以使用的的數(shù)字集成開發(fā)平臺。 第 2 周到第 3 周： 熟悉 USB， DDR22 模塊相關(guān)手冊，提出方案，設計模塊原理圖。 二、研究主要內(nèi)容 基于 XC5VLX50T 的原理，完成 USB 模塊， DDR22 模塊， Strata Flash 模塊，時鐘模塊的設計方案，實現(xiàn)相關(guān)原理圖和 PCB 圖的設計。 第 9 周到第 11 周：用 CAD 工具完成 USB， DDR22 模塊和 XC5VLX50T 的 PCB 連接電路圖。在分析 Genesys 相關(guān)模塊工作原理的過程中， 從模塊的頂層功能定義出發(fā)，闡述了模塊的信號定義；并對部分模塊的子模塊進行深入討論，確定模塊的硬件實現(xiàn)方法；在了解對應芯片的數(shù)據(jù)手冊的基礎上，完成相關(guān)模塊的邏輯設計。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA 公司的 FIEX系列等。這時， Xilinx 就開始研制第三代 FPGA 產(chǎn)品， AT＆ T 也開始開發(fā)自己的下一代 FPGA。該芯片的可配置邏輯塊包以及有 7200個 Slice， 130*20的陣列以及 480Kb的最大分布式 RAM；芯片含有 48個DSP48E Slice，最大 2160Kb的 Block RAM， 6個 CMT，有一個支持 PCI Express的端點模塊， 4個以太網(wǎng) MAC， 15個 I/O bank， 480個用戶 I/O。 Diligent 公司的 Genesys 開發(fā)板的核心器件則是 Virtex5 系列的XC5VLX50T 芯片，支持 Diligent USB port 和 Xilinx iMpact USB port、 Ether PHY 接口。EasyUSB 能提供 24 為數(shù)據(jù)通道 ，而 Adept USB 能提供 8 位的數(shù)據(jù)通道。完成的主要工作下： （ 1） 學習 Virtex5 系列的相關(guān)概念和知識，著重關(guān)注 XC5VLX50T 芯片的特性，了解芯片的內(nèi)部模塊功能和作用 。 第四章介紹了 DDR2 模塊、 Strata Flash 模塊以及時鐘模塊的 原理、硬件實現(xiàn)方法和邏輯連接。此時就完成了芯片的初始化和配置信息的加載。 在讀或者寫的過程中，通過 FIFOADR[1:0]來選擇 68013A 模塊內(nèi)部的四個EP2,EP4,EP6,EP8（ End Point）端點中哪一個端點和 FD 數(shù)據(jù)線相連接， FLAG、FLAGB、 GLAGC、 FLAGD 來標志端點的 滿或者空，防止數(shù)據(jù)傳輸時的溢出，PKTEND 用來限定傳輸數(shù)據(jù)包的大小。其中 CH375 芯片具有 HOST 和 Slave 模式，不過只支持 。其端點的分布如圖 24： 圖 24 端點化沖區(qū)配置圖 端點緩沖區(qū)分為大小兩種。 雙緩沖區(qū)的作用是允許一個數(shù)據(jù)包在被 8051 微控制器訪問時，另一個緩沖區(qū)可以進行 USB 數(shù)據(jù)傳輸；三或四則允許兩個或三個緩沖區(qū)被 8051 微控 制器訪問時，另一個緩沖區(qū)可以進行 USB 數(shù)據(jù)傳輸。 8 0 5 1 微 控 制 器R A M / F I F O端 點 F I F OU S B應 用 環(huán) 境 圖 25 端點 FIFO架構(gòu) 68013A 模塊的這種獨特 FIFO 技術(shù)，使得 USB 接口和應用環(huán)境可以直接共 52 享 FIFO，而且微控制器不用參與數(shù)據(jù)傳輸，但允許微控制器以 FIFO 或者 RAM的方式訪存這些共享 FIFO。而端口模式是在加電時默認配置，可以通過 E2PROM 上的固件程序配置或者上電后進行編程來改變配置模式。該芯片的最高時鐘頻率可以達到 400Khz。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。所以如果事先將相應的結(jié)果存放于一個存貯單元，就相當于實現(xiàn)了與非門電路的功能。 FPGA 芯片的內(nèi)部結(jié)構(gòu) 見圖 31。對于位置選擇得當?shù)耐ㄓ? I/O（每 Bank 8 個），應該為同一局部區(qū)域內(nèi)的 I/O 添加特殊的硬件連接，從而將其設計成具有“區(qū)域 Clockcapable”的 I/O。每個 Slice 包含并等效于： ? 4 個函數(shù)發(fā)生器 ? 4 個存儲元件 ? 算術(shù)邏輯門 ? 大型多路復用器 ? 高速超前進位鏈 函數(shù)發(fā)生 器可配置為 6 輸入 LUT 或雙輸出 5 輸入 LUT。 DCM 和 PLL 可獨立使用，也可廣泛級聯(lián)。相移精度以數(shù)分之一時鐘周期的增量提供更高分辨率的相位調(diào)整。每個端口都完全同步且獨立，提供三種“邊寫邊讀”模式。時序模型是共享的，可大大提高高速 設計性能的可預測性。片上傳感器包括一個溫度傳感器和幾個電源傳感器。 9. 三態(tài)以太網(wǎng)（ 10/100/1000MB/S)MAC Virtex5 LXT、 SXT、 TXT 和 FXT 器件最多包含 8 個嵌入式以太網(wǎng)MAC，每個以太網(wǎng) MAC 模塊有 2 個。目前， JTAG已經(jīng)成為一種國際 標準測試協(xié)議，主要用于各種芯片的內(nèi)部測試。 JTAG 邊界掃描測試由測試訪問端口的控制器管理，只要 FPGA 上電后電壓正確，且 JTAG 鏈完整，則 JTAG 電路可以正常工作，清空 JTAG 配置寄存器等待外界響應。 FPGA 配置流程 將配置數(shù)據(jù)加載到 FPGA 芯片的整個配置過程可以分以下步驟： 1. 初始化 上電后，如果 FPGA 芯片的 bank2 的 I/O 輸出驅(qū)動電壓 VCCO_2 大于 1V，器件內(nèi)部供電電壓 VCCIONT 為 ，器件便會自動進行初始化。在掉電之后配置信息會消失。 65 其配置流程圖見圖 32： F P G A 目 標 板 上 電檢 查 I / O 電 壓 ，參 考 電 壓不 滿 足 條件清 空 配 置 存 儲 器上 電 后 ， 拉 低P R O G ， 復 位P R O G = = L O WY E SI N I T = = H I G H N O采 樣 模 式 選 擇 管 腳 ， 加 載 配 置指 令 和 配 置 數(shù) 據(jù)C R C 校 驗I N I T 拉 低 ， 終止 校 驗校 驗 失 敗S T A R T — U P校 驗 成 功用 戶 模 式是 否 需 要 重配 置N OY E S 圖 32 FPGA 配置流程 圖 FPGA 配置邏輯 在 Genesys 開發(fā)板上電之后，上面的 FPGA 必須要進行配置之后才能執(zhí)行工作。在此只給出與配置模塊相關(guān)信號定義，見表 31。BPI UP 模式是指 FPGA 以升序從起始地址 000000 從 Strata Flash下載配置文件，BPI DOWN 是以降序從地址 03FFFF 開始下載配置文件。 4. CRC 錯誤檢查 器件在 加載配置信息的同時會根據(jù)一定算法產(chǎn)生一個 CRC 值，這個值會和配置文件中的 CRC 值進行比較，如果兩者不一致，說明加載發(fā)生錯誤， INIT管腳會被置為低電平，加載過程終端。在清空完配置存儲器后， INIT 會重新置為高電平。在 BPI 配置模式下， FPGA 從外部標準的 MOR 閃存，以字節(jié)寬度并行地獲取配置數(shù)據(jù)。 JTAG 的基 本原理是在器件內(nèi)部定義一個 TAP（ Test Access Port 測試訪問口）通過 專用的 JTAG 測試工具對內(nèi)部節(jié)點進行測試。典型的主模式都是加載片外非易失性存儲器中的配置比特流，配置所需的時鐘由 FPGA 內(nèi)部產(chǎn)生，且FPGA 控制整個配置過稱?？梢酝ㄟ^ JTAG TAP 全面訪問片上傳感器和外部通道，從而 可以將 PC 板上現(xiàn)有的 JTAG 基礎架構(gòu)用于開發(fā)期間或現(xiàn)場部署后的模擬測試和高級診斷。 Virtex5 系列系統(tǒng)監(jiān)控器首次為 FPGA 及其外部環(huán)境提 供了更簡單的監(jiān)控。 FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為 4 類不同的類別。 Virtex5 器件具有 32 個全局時鐘 MUX 緩沖器。 DCM 還提供輸出時鐘的 90176。 Slice 是 Xilinx 公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如圖 14 所示，一個Slice 由兩個 4 輸入的函數(shù)、進位邏輯、算術(shù)邏輯、存儲邏輯和函數(shù)復用 器組成。為了便于管理和適應多種電器標準， FPGA 的 IOB 被劃分為若干個組（ bank），每個 bank 的接口標準由其接口電壓 VCCO 決定，一個 bank 只能有一種 VCCO，但不同 bank 的 VCCO 可以不同。 2 個或 4 個 IOB 模塊連接到一個 接入布線資源的開關(guān)矩陣。 當用戶通過原理圖或 HDL 語言描述了一個邏輯電路以后， PLD/FPGA 開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）事先寫入 RAM，這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內(nèi)容，然后輸出即可。 由于 FPGA 需要被反復燒寫，它實現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像 ASIC那樣通過固定的與非門來完成，而只能采用一種易于 反復配置的結(jié)構(gòu)。 表 25 MicroUSB引腳功能定義 Pin