【正文】 位數(shù)據(jù)帶寬。 第 2 周到第 3 周： 熟悉 USB， DDR22 模塊相關(guān)手冊，提出方案，設(shè)計模塊原理圖。 第 12 周到第 13 周：用 CAD 工具完成 USB， DDR22 模塊和 XC5VLX50T 的 PCB 連接電路圖。 Genesys 是基于 Virtex5 FPGA 系列中的 XC5VLX50T 芯片， 集成了諸如 Gbit以太網(wǎng)， DDR2 存儲陣列， USB 等功能模塊，構(gòu)成了一個完善的、可以使用的的數(shù)字集成開發(fā)平臺。 論文工作主要分析 Adept USB 模塊、 FPGA 模塊、 Strata Flash 模塊、 DDR2模塊、時鐘模塊。在不同的 FPGA 核心芯片的基礎(chǔ)上，許多公司都做出了自己的開發(fā)平臺，比如 Genesys、 FA161開發(fā)平臺。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其 工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進行編程。如 Actel 推出很有特色的反熔絲(Antifused)FPGA。 Xilinx 的第三代 FPGA 產(chǎn)品于 1991年問世，而 AT＆ T 的下一代產(chǎn)品育到 1992 年才研制成功。 端點與以太網(wǎng) MAC 模塊，具體配置因器件而異。 Diligent公司在 XC5VLX50T芯片基礎(chǔ)上，集成了諸如 Gbit以太網(wǎng)， DDR2存儲陣列， USB等功能模塊，構(gòu)成了一個完善的、可以使用的的數(shù)字集成開發(fā)平臺Genesys。 Genesys開發(fā)板還集成 64位數(shù)據(jù)位寬 256Mbyte的 DDR2 SODIMM，可配置的時鐘模塊， HDMI視頻接口， AC97聲卡系統(tǒng)， Strata Flash模塊。 Genesys 開發(fā)平臺的 FPGA 比起其它的開發(fā)板來說具有更主流性和兼容性，在 USB 技術(shù)方面有對 JTAG 技術(shù)的支持，內(nèi)存空間能夠達到256MByte,Flash 存儲空間也能 256Mb,而 FA161 開發(fā)板則是 16MByte 的 MT48LC4M32 SDRAM 芯片、 4Mb 的 AM29LV320 Flash 芯片。 USB 是通用串行總線的英文簡寫， USB 模塊能夠提供高速數(shù)據(jù)交換。 Strata Flash 是非易失型存儲設(shè)備，目前主要由 NOR 閃存和 NAND 閃存兩類；輸出傳輸一般都是并行進行。 時鐘模塊對于一個系統(tǒng)來說，僅提供一個時鐘信號已經(jīng)不能滿足系統(tǒng)的需要，多樣的、高穩(wěn)定性 的、用戶可以自定義的時鐘策略成為大多數(shù)時鐘模塊的主流方案。 （ 2） 分析 GENESYS 開發(fā)板 的技術(shù)手冊。 論文結(jié)構(gòu) 本論文的內(nèi)容共分五章，具體的安排如下： 第一章是緒論部分，首先介紹了 Xilinx Virtex5 系列的特性，然后簡介在 Virtex5芯片基礎(chǔ)上集成的 GENESYS 開發(fā)板，接著介紹了論文的工作，最后是論文結(jié)構(gòu)。 第五章是結(jié)束語，對本論文所做的工作進行了總結(jié)。 在 Adept USB2模塊上電后，芯片會自動尋找外部存儲設(shè)備并加載其中的配置信息。 當(dāng)有 USB設(shè)備的連接口通過 Adept USB port接口接入后， 68013A模塊中的SIE會向零地址（當(dāng)?shù)谝淮谓尤霑r，每個 USB設(shè)備都必須對零地址做出響應(yīng)）發(fā)出獲取設(shè)備描述的請求；設(shè)備箱 SIE返回 ID數(shù)據(jù)，以便芯片識別； 68013A模塊中的 SIE發(fā)出設(shè)置地址請求，為剛接入的 USB接口的設(shè)備分配唯一地址； 68013A模塊中的 SIE發(fā)出獲取設(shè)備描述符請求，請求附加的設(shè)備信息，如中斷數(shù)目，加載驅(qū)動類型等；然后加載 USB設(shè)備驅(qū)動，驅(qū)動加載成功之后， 外部 USB設(shè)備就與Virtex5芯片建立了連接，可進行數(shù)據(jù)傳送了。 IFCLK 可以被設(shè)置成 30MHz 或者 40MHz 或者外部提供的時鐘，且數(shù)據(jù)傳輸方式可以為異步或者同步傳輸方式。 上 電下 載 固 件8 0 5 1 微 控 制 器復(fù) 位運 行 下 載 固件 ， 完 成 配 置插 入 U S B 連 接 接口設(shè) 備 已 枚 舉設(shè) 備 枚 舉創(chuàng) 建 連 接 ， 啟動 設(shè) 備驅(qū) 動 程 序 下 載確定傳輸時鐘和數(shù)據(jù)傳輸方式讀 O R 寫 操 作 ？F I F O 是 否 滿 狀態(tài)F I F O 是 否 滿 狀態(tài) ？S L R D 有 效 ， 讀 操 作S L W R 有 效 ， 寫 操 作分 配 新 的 F I F O 端 點Y E SS L O E ？N O傳 輸 到 F D 信號 線低 電平存 儲 到 V i r t e x芯 片等 待 S L O E 變成 低 電 平高 電 平分 配 新 的F I F O 端 點Y E S傳 輸 到 F D 總線N O寫 入 到 外 部U S B 設(shè) 備 圖 21 USB 模塊工作流程圖 Adept USB 模塊的結(jié)構(gòu)框圖如下所示： 46 F L A G D / C S S L O ES L R DS L W RP K T E N DF L A G AF L A G BF L A G CI F C L KF I F O A D R [ 1 : 0 ]F I F O D A T A [ 7 : 0 ]T M ST C KT D OT D IV i r t e x 5F P G A J T A GP r o g r a m m i n gp o r tC Y P R E S S6 8 0 1 3 AS C KS D AI I C R O M（ V I D / P I D )D _ PD _ NM i c r o n U S BD i l i g e n t A d e p tU S B p o r tP R O G R A MF P G A 下 載 配置 模 塊 圖 22 Adept USB 的邏輯結(jié)構(gòu)圖 其信號功能如下表： 表 21 Adept USB 系統(tǒng)外部接口表 信號名稱 信號流向 寬 度 信號描述 FLAGA 輸出 1 CY7C68013A 芯片內(nèi) FIFO 的標(biāo)志管腳，映射 FIFO 的當(dāng)前狀態(tài)為滿或空 FLAGB 輸出 1 FLAGC 輸出 1 FLAGD/CS 輸入 1 端點 6FIFO 選擇信號，低電平有效 SLOE 輸入 1 Slave 模式下控制 FD 的使能信號 SLWR 輸入 1 FIFO 的寫選通信號 SLRD 輸入 1 FIFO 的讀選通信號 IFCLK 雙向 1 接口時鐘 PKTEND 輸入 1 數(shù)據(jù)包結(jié)束信號 FIFOADR[1:0] 輸入 2 選擇四個 FIFO 端點的地址線 FIFO DATA[7:0] 雙向 8 數(shù)據(jù)傳輸線 TMS 輸出 1 模式選擇， TCK 上升沿前建立 TDO 輸出 1 數(shù)據(jù)輸出， TCK 下降沿輸出 TDI 輸入 1 數(shù)據(jù)輸入 TCK 輸出 1 時鐘輸入 47 PROGRAM 輸出 1 FPGA 重新配置信號 內(nèi)部各模塊之間接口定義： 表 22 Adept USB2 內(nèi)部各模塊之間接口表 信號名稱 寬 度 信號流向 信號描述 SDA 1 E2PROM與接口控制，雙向 IIC的數(shù)據(jù)傳輸線 SCK 1 接口控制模塊流向 E2PROM IIC的時鐘控制線 D_P 1 Micro_USB與接口控制模塊，雙向 USB的數(shù)據(jù)信號線正 D_N 1 Micro_USB與接口控制模塊，雙向 USB的數(shù) 據(jù)信號線負 48 Adept USB 模塊內(nèi)部包含 3 個子模塊： 68013A 模塊， E2PROM 模塊，硬件接口模塊。 MicroUSB 是提供該模塊與 PC 主機的連接，接受來自 USB 接口數(shù)據(jù)。 PIC18FF4550 是 Microchip 公司出品的帶全速 USB 的 8 位高檔單片機；全速 下有 1KB 的雙端口，支持 32個端點（ 16 對）和兩種數(shù)據(jù)傳輸速率 12MMbps 和 )，其數(shù)據(jù)端點和模塊設(shè)計中的數(shù)據(jù)不匹配。 1. CY7C68013A 芯片介紹 CY7C68013A （ EZUSB FX2LP?）芯片是 CYPRESS 公司研發(fā)的世界上第一款集成 USB 協(xié)議的微處理器接口控制芯片，也是高集成、低功耗 USB 微控制器 EZUSB FX2? (CY7C68013) 的一個低功耗版本，它支持 12Mbps 的全速以及 480Mbps 高速傳輸，可使用控制傳輸，中斷傳輸，塊傳輸和同步傳輸?shù)人姆N傳輸方式進行數(shù)據(jù)傳輸。 EP0 和 EP1 是小端點，大小為 64 字節(jié)，只能被 CPU 讀取，不能直接與外部邏輯連接。 EP0 則是唯一的控制傳輸端點，也是唯一的雙向傳輸端點， EP1IN 和 EP1OUT 可配置為中斷和批量端點。這樣就可以把數(shù)據(jù)包的延遲降到最小，從而增加帶寬的吞吐量。 表 23 數(shù)據(jù)傳輸類型 數(shù)據(jù)最大包大?。ㄗ止?jié)） 控制傳輸 8,16,32,64 64 批量傳輸 8,16,32,64 64 中斷傳輸 164 11024 同步傳輸 11024 11024 68013A 內(nèi)集成了 4KB 的 FIFO 存儲區(qū)，這些 FIFO 與普通 FIFO 每次傳輸一個字節(jié)的原理不同，它則是以數(shù)據(jù)包的形式傳輸，因而得名“量子 FIFO”。這種量子 FIFO 結(jié)構(gòu)很好地確保了高速模式下的數(shù)據(jù)傳輸。用戶可以通過 GPIF Designer來控制狀態(tài)機，從而和多種外圍器件無縫連接。 4. 68013A 模塊芯片邏輯連接： 圖 26 CY7C68013A 芯片邏輯連接 E2PROM 模塊和 Micro USB 模塊 E2PROM 模塊提供 USB 上電后的固件加載。固件程序的一個最主要的目的就時讓 Windows 可以檢測和識別設(shè)備。芯片的其它特性如下： ? 低功耗的 CMOS技術(shù)， 3mA,最大讀電流 400uA ? 2線的串行接口總線， IIC可用 ? 支持八個設(shè)備級聯(lián) ? 自定時的擦除 /寫入周期， 5ms的最大寫周期時間 ? 支持 64byte的頁寫入技術(shù) ? 斯密特觸發(fā)器輸入來抑制噪聲 ? 100,000次擦除 /寫入 ? 數(shù)據(jù)保留大于 200年 ? 8引腳的 PDIP， SOIC， TSSOP， MSOP和 DFN封裝形式 2. 24AA128 的模塊結(jié)構(gòu)框圖 圖 27 24AA128的模塊原理圖 表 24 24AA128芯片內(nèi)部信號功能 信號名稱 寬 度 信號描述 A0 1 用戶配置地址線 A1 1 A2 1 WP 1 寫保護； WP 接高電平時只能有讀操作 SDA 1 IIC總線的串行數(shù)據(jù)線 54 SCL 1 IIC總線的串行時鐘線 由于只連接了一個外部模塊，不需要進行地址選擇，所以設(shè)計中的 A2,A1,A0會被設(shè)置成邏輯“ 001”電平。在確定模塊的硬件實現(xiàn)方法時，對不同芯片的性能、 應(yīng)用及市場價格進行比較，特別是 E2PROM 模塊芯片選擇的時鐘工作頻率的匹配。 現(xiàn)場可編程門陣列（ FPGA）是可編程器件。查找表可以很好 地滿足這一要求，目前主流 FPGA 都采用了基于 SRAM 工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級 FPGA 采用 Flash 或者熔絲與反熔絲工藝的查找表結(jié) 構(gòu)。 FPGA 的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在 相同的電路情況下實現(xiàn)了不同的邏輯功能。 FPGA 芯片結(jié)構(gòu) 目前主流的 FPGA 仍是基于查找表技術(shù)的，已經(jīng)遠遠超出了先前版本的基本性能，并且整合了常用功能（如 RAM、時鐘管理和 DSP）的硬核（ ASIC 型）模塊。 圖 31 FPGA 芯片內(nèi)部結(jié)構(gòu)圖 58 每個模塊的功能如下： 1. 可編程輸入輸出單元（ IOB） 可編程輸入 /輸出單元簡稱 I/O 單元，是芯片與外界電路的接口部分，完 成不同電氣特性下對輸入 /輸出信號的驅(qū)動與匹配要求 。 逐比特去歪斜電路允許 FPGA 內(nèi)部的可編程信號延遲。這些區(qū)域時鐘輸入分布于限定的區(qū)域內(nèi)，以盡量減輕各 IOB 之間的時鐘歪斜。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起， VCCO 電壓相同是接口標(biāo)準(zhǔn)的基本條件。某些 CLB 中的 SLICEM 可配置成作為一個 32 位移位寄存器（或 2 個 16 位移位寄存器）或 64 位分布式 RAM 運行。算術(shù)邏輯包括一個異或門（ XORG）和一個專用與門（ MULTAND），一個異或門可以使一個 Slice 實現(xiàn) 2bit 全加操作，專用與門用于提高乘法器的效率；進位邏輯由專用進位信號和函數(shù)復(fù)用器（ MUXC）組成，用于實現(xiàn)快速的算術(shù)加減法操作； 4 輸入函數(shù)發(fā)生