【正文】 名稱 描述 1 VBUS 電源正 5 V 2 D? 數(shù)據(jù) 線負(fù) 3 D+ 數(shù)據(jù)線正 4 ID 分為 A 和 B 兩種接口 A：與地線相連 B：不與地線相連 5 GND 信號地線 55 MicroUSB 模塊邏輯連接圖： 圖 29 MicroUSB 模塊邏輯連接 小結(jié) 本章節(jié)主要介紹 AdeptUSB 模塊的原理，模塊的信號功能定義；進(jìn)一步對其68013A 子模塊、 E2PROM 子模塊、 MicroUSB 子模塊的原理以及硬件芯片的選擇進(jìn)行介紹，給出模塊的邏輯連接。因此。 ●GPIF主控模式，即主機模式，該模式下， GPIF作為內(nèi)部主機控制端點 FIFO，其 GPIF ore成為一個可編程的狀態(tài)機，可以生成多達(dá) 6個控制輸出信號和 9個地址輸出信號，能外接 6個外部 Ready輸入信號和 2個內(nèi)部 Ready輸入信號。由于 規(guī)范和 下的數(shù)據(jù)最大包大小不同，在高速或者全速模式下， CEPRESS 68013A 緩沖區(qū)有不同大小。流過大緩沖區(qū) 端點的數(shù)據(jù)通常是由 FIFO 接口控制，通常不許要 CPU 參與，但必要時 CPU 可以存取這些。該芯片集成了 系統(tǒng)微處理器，兼容 ；不過該芯片只支持兩種傳輸速率：全速 12Mbps 和高速 480Mbps，不支持低速；芯片內(nèi)嵌有 IIC PROM 控制器，可以直接在 IIC 總線上懸掛 E2PROM存儲器。 IIC PROM 模塊的實現(xiàn)需要考慮存儲空間大小、工作頻率和主控芯片是否相匹配、 是否內(nèi)嵌 IIC 控制器等問題。 68013A 模塊通過 IFCLK 來傳輸數(shù)據(jù)。 Adept USB 模塊原理 Adept USB2模塊的工作主要分為三個過程 ，模塊的初始化和配置信息的加載， USB設(shè)備的連接，數(shù)據(jù)的傳輸。 （ 4）分析所負(fù)責(zé)模塊的硬件實現(xiàn)方法，芯片的工作方式，繪制模塊的邏輯連接圖?，F(xiàn)在 DDR2 模塊設(shè)計，會利用 ODT（內(nèi)部終結(jié)電阻）來簡化 DQ(數(shù)據(jù)選通總線）總線設(shè)計；同時利用 ODT 能降低多重反射，提高信號完整性并增加時序余量。此外，目前 Xilinx 還有基于 Inter 的、成熟的可重構(gòu)邏輯技術(shù) System ACE 解決方案。為了和 Xilinx的 CAD工具兼容，開發(fā)板上集成了基于 Xilinx編程電纜的 iMpact USB接口。 440 處理器、PCIe174。自 Xilinx 推出第一款 FPGA 之后，世界上的其他公司也相繼推出各 自的 FPGA 產(chǎn) 品。 Xilinx 的 FPGA 產(chǎn)品從最初的包含 64 個 CLB、 58 個 IOB 的芯片到 Virtex5 系列的 1200 個 IOB， FPGA 技術(shù)發(fā)展迅速。 五、主要參考書及參考資料 1) 《 Genesys Board Reference manual》 Henley Court 著 2) 《 Virtex5 Family Overview 》 Xilinx 著， 3) 《 嵌入式硬件系統(tǒng)開發(fā)流程 》 4) 《 Genesys 原理圖》 Diligent 公司著 學(xué)生 ___XX______ 指導(dǎo)教師 __XX___ 系主任 ___________ 設(shè)計 論文 ii 摘 要 隨著 FPGA 技術(shù)的不斷發(fā)展，基于 FPGA 的開發(fā)平臺在電路系統(tǒng)設(shè)計中具有越來越大的重要性。 四、進(jìn)度和要求 第 1 周： 完成任務(wù)書和開題報告。 三、主要技術(shù)指標(biāo) 模塊：支持 Digilent Adept USB 和 Xilinx iMPACT USB. 模塊： 256MByte 容量的 SODIMM， 64 位數(shù)據(jù)帶寬。 第 12 周到第 13 周：用 CAD 工具完成 USB， DDR22 模塊和 XC5VLX50T 的 PCB 連接電路圖。 論文工作主要分析 Adept USB 模塊、 FPGA 模塊、 Strata Flash 模塊、 DDR2模塊、時鐘模塊。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其 工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。 Xilinx 的第三代 FPGA 產(chǎn)品于 1991年問世，而 AT＆ T 的下一代產(chǎn)品育到 1992 年才研制成功。 Diligent公司在 XC5VLX50T芯片基礎(chǔ)上，集成了諸如 Gbit以太網(wǎng)， DDR2存儲陣列， USB等功能模塊，構(gòu)成了一個完善的、可以使用的的數(shù)字集成開發(fā)平臺Genesys。 Genesys 開發(fā)平臺的 FPGA 比起其它的開發(fā)板來說具有更主流性和兼容性，在 USB 技術(shù)方面有對 JTAG 技術(shù)的支持，內(nèi)存空間能夠達(dá)到256MByte,Flash 存儲空間也能 256Mb,而 FA161 開發(fā)板則是 16MByte 的 MT48LC4M32 SDRAM 芯片、 4Mb 的 AM29LV320 Flash 芯片。 Strata Flash 是非易失型存儲設(shè)備，目前主要由 NOR 閃存和 NAND 閃存兩類；輸出傳輸一般都是并行進(jìn)行。 （ 2） 分析 GENESYS 開發(fā)板 的技術(shù)手冊。 第五章是結(jié)束語，對本論文所做的工作進(jìn)行了總結(jié)。 當(dāng)有 USB設(shè)備的連接口通過 Adept USB port接口接入后， 68013A模塊中的SIE會向零地址（當(dāng)?shù)谝淮谓尤霑r，每個 USB設(shè)備都必須對零地址做出響應(yīng)）發(fā)出獲取設(shè)備描述的請求；設(shè)備箱 SIE返回 ID數(shù)據(jù)，以便芯片識別； 68013A模塊中的 SIE發(fā)出設(shè)置地址請求，為剛接入的 USB接口的設(shè)備分配唯一地址； 68013A模塊中的 SIE發(fā)出獲取設(shè)備描述符請求，請求附加的設(shè)備信息，如中斷數(shù)目，加載驅(qū)動類型等；然后加載 USB設(shè)備驅(qū)動，驅(qū)動加載成功之后， 外部 USB設(shè)備就與Virtex5芯片建立了連接，可進(jìn)行數(shù)據(jù)傳送了。 上 電下 載 固 件8 0 5 1 微 控 制 器復(fù) 位運 行 下 載 固件 ， 完 成 配 置插 入 U S B 連 接 接口設(shè) 備 已 枚 舉設(shè) 備 枚 舉創(chuàng) 建 連 接 ， 啟動 設(shè) 備驅(qū) 動 程 序 下 載確定傳輸時鐘和數(shù)據(jù)傳輸方式讀 O R 寫 操 作 ？F I F O 是 否 滿 狀態(tài)F I F O 是 否 滿 狀態(tài) ？S L R D 有 效 ， 讀 操 作S L W R 有 效 ， 寫 操 作分 配 新 的 F I F O 端 點Y E SS L O E ？N O傳 輸 到 F D 信號 線低 電平存 儲 到 V i r t e x芯 片等 待 S L O E 變成 低 電 平高 電 平分 配 新 的F I F O 端 點Y E S傳 輸 到 F D 總線N O寫 入 到 外 部U S B 設(shè) 備 圖 21 USB 模塊工作流程圖 Adept USB 模塊的結(jié)構(gòu)框圖如下所示： 46 F L A G D / C S S L O ES L R DS L W RP K T E N DF L A G AF L A G BF L A G CI F C L KF I F O A D R [ 1 : 0 ]F I F O D A T A [ 7 : 0 ]T M ST C KT D OT D IV i r t e x 5F P G A J T A GP r o g r a m m i n gp o r tC Y P R E S S6 8 0 1 3 AS C KS D AI I C R O M（ V I D / P I D )D _ PD _ NM i c r o n U S BD i l i g e n t A d e p tU S B p o r tP R O G R A MF P G A 下 載 配置 模 塊 圖 22 Adept USB 的邏輯結(jié)構(gòu)圖 其信號功能如下表： 表 21 Adept USB 系統(tǒng)外部接口表 信號名稱 信號流向 寬 度 信號描述 FLAGA 輸出 1 CY7C68013A 芯片內(nèi) FIFO 的標(biāo)志管腳，映射 FIFO 的當(dāng)前狀態(tài)為滿或空 FLAGB 輸出 1 FLAGC 輸出 1 FLAGD/CS 輸入 1 端點 6FIFO 選擇信號，低電平有效 SLOE 輸入 1 Slave 模式下控制 FD 的使能信號 SLWR 輸入 1 FIFO 的寫選通信號 SLRD 輸入 1 FIFO 的讀選通信號 IFCLK 雙向 1 接口時鐘 PKTEND 輸入 1 數(shù)據(jù)包結(jié)束信號 FIFOADR[1:0] 輸入 2 選擇四個 FIFO 端點的地址線 FIFO DATA[7:0] 雙向 8 數(shù)據(jù)傳輸線 TMS 輸出 1 模式選擇， TCK 上升沿前建立 TDO 輸出 1 數(shù)據(jù)輸出， TCK 下降沿輸出 TDI 輸入 1 數(shù)據(jù)輸入 TCK 輸出 1 時鐘輸入 47 PROGRAM 輸出 1 FPGA 重新配置信號 內(nèi)部各模塊之間接口定義： 表 22 Adept USB2 內(nèi)部各模塊之間接口表 信號名稱 寬 度 信號流向 信號描述 SDA 1 E2PROM與接口控制，雙向 IIC的數(shù)據(jù)傳輸線 SCK 1 接口控制模塊流向 E2PROM IIC的時鐘控制線 D_P 1 Micro_USB與接口控制模塊，雙向 USB的數(shù)據(jù)信號線正 D_N 1 Micro_USB與接口控制模塊，雙向 USB的數(shù) 據(jù)信號線負(fù) 48 Adept USB 模塊內(nèi)部包含 3 個子模塊： 68013A 模塊， E2PROM 模塊，硬件接口模塊。 PIC18FF4550 是 Microchip 公司出品的帶全速 USB 的 8 位高檔單片機；全速 下有 1KB 的雙端口，支持 32個端點（ 16 對）和兩種數(shù)據(jù)傳輸速率 12MMbps 和 )，其數(shù)據(jù)端點和模塊設(shè)計中的數(shù)據(jù)不匹配。 EP0 和 EP1 是小端點，大小為 64 字節(jié)，只能被 CPU 讀取，不能直接與外部邏輯連接。這樣就可以把數(shù)據(jù)包的延遲降到最小，從而增加帶寬的吞吐量。這種量子 FIFO 結(jié)構(gòu)很好地確保了高速模式下的數(shù)據(jù)傳輸。 4. 68013A 模塊芯片邏輯連接： 圖 26 CY7C68013A 芯片邏輯連接 E2PROM 模塊和 Micro USB 模塊 E2PROM 模塊提供 USB 上電后的固件加載。芯片的其它特性如下： ? 低功耗的 CMOS技術(shù)， 3mA,最大讀電流 400uA ? 2線的串行接口總線， IIC可用 ? 支持八個設(shè)備級聯(lián) ? 自定時的擦除 /寫入周期， 5ms的最大寫周期時間 ? 支持 64byte的頁寫入技術(shù) ? 斯密特觸發(fā)器輸入來抑制噪聲 ? 100,000次擦除 /寫入 ? 數(shù)據(jù)保留大于 200年 ? 8引腳的 PDIP， SOIC， TSSOP， MSOP和 DFN封裝形式 2. 24AA128 的模塊結(jié)構(gòu)框圖 圖 27 24AA128的模塊原理圖 表 24 24AA128芯片內(nèi)部信號功能 信號名稱 寬 度 信號描述 A0 1 用戶配置地址線 A1 1 A2 1 WP 1 寫保護(hù)； WP 接高電平時只能有讀操作 SDA 1 IIC總線的串行數(shù)據(jù)線 54 SCL 1 IIC總線的串行時鐘線 由于只連接了一個外部模塊，不需要進(jìn)行地址選擇，所以設(shè)計中的 A2,A1,A0會被設(shè)置成邏輯“ 001”電平。 現(xiàn)場可編程門陣列（ FPGA）是可編程器件。 FPGA 的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在 相同的電路情況下實現(xiàn)了不同的邏輯功能。 圖 31 FPGA 芯片內(nèi)部結(jié)構(gòu)圖 58 每個模塊的功能如下： 1. 可編程輸入輸出單元（ IOB） 可編程輸入 /輸出單元簡稱 I/O 單元，是芯片與外界電路的接口部分，完 成不同電氣特性下對輸入 /輸出信號的驅(qū)動與匹配要求 。這些區(qū)域時鐘輸入分布于限定的區(qū)域內(nèi)，以盡量減輕各 IOB 之間的時鐘歪斜。某些 CLB 中的 SLICEM 可配置成作為一個 32 位移位寄存器（或 2 個 16 位移位寄存器）或 64 位分布式 RAM 運行。最多可使用 6 個 CMT 模塊，總共可提供 18 個時鐘發(fā)生器元件。靈活的 頻率綜合提供等于輸入時鐘頻率分?jǐn)?shù)或整數(shù)倍的時鐘輸出頻率。 BlockRAM 可以級聯(lián)，以實現(xiàn)大型嵌入式存儲模塊。 6. 邊界掃描 邊界掃描指令和相關(guān)的數(shù)據(jù)寄存 器支持接入