【正文】 i 畢業(yè) 任務(wù)書 一、題目 基于 XC5VLX50T 的 USB 模塊設(shè)計。 二、研究主要內(nèi)容 基于 XC5VLX50T 的原理，完成 USB 模塊， DDR22 模塊， Strata Flash 模塊，時鐘模塊的設(shè)計方案，實現(xiàn)相關(guān)原理圖和 PCB 圖的設(shè)計。 三、主要技術(shù)指標(biāo) 模塊：支持 Digilent Adept USB 和 Xilinx iMPACT USB. 模塊： 256MByte 容量的 SODIMM， 64 位數(shù)據(jù)帶寬。 Flash 模塊： 32Mbyte 容量。 Gen 模塊： 25Mhz 時鐘信號， 時鐘信號， 12Mhz 時鐘信 號， 200Mhz 100Mhz 的高速高性能差分時鐘信號。 四、進度和要求 第 1 周： 完成任務(wù)書和開題報告。 第 2 周到第 3 周： 熟悉 USB， DDR22 模塊相關(guān)手冊，提出方案，設(shè)計模塊原理圖。 第 4 周到第 5 周： 熟悉時鐘， Strata Flash 模塊相關(guān)手冊，提出方案，設(shè)計模塊原理圖。 第 6 周到第 8 周： 分析 USB， DDR22， 時鐘， StrataFlash 模塊與 XC5VLX50T 的邏輯連接關(guān)系，繪制原理圖。 第 9 周到第 11 周：用 CAD 工具完成 USB， DDR22 模塊和 XC5VLX50T 的 PCB 連接電路圖。 第 12 周到第 13 周：用 CAD 工具完成 USB， DDR22 模塊和 XC5VLX50T 的 PCB 連接電路圖。 第 14 周到第 16 周：提供 XC5VLX50T 和通訊四個模塊的邏輯接口，繪制連接電路圖。 第 17 周到第 18 周：撰寫畢業(yè)論文，準(zhǔn)備答辯。 五、主要參考書及參考資料 1) 《 Genesys Board Reference manual》 Henley Court 著 2) 《 Virtex5 Family Overview 》 Xilinx 著， 3) 《 嵌入式硬件系統(tǒng)開發(fā)流程 》 4) 《 Genesys 原理圖》 Diligent 公司著 學(xué)生 ___XX______ 指導(dǎo)教師 __XX___ 系主任 ___________ 設(shè)計 論文 ii 摘 要 隨著 FPGA 技術(shù)的不斷發(fā)展，基于 FPGA 的開發(fā)平臺在電路系統(tǒng)設(shè)計中具有越來越大的重要性。 Genesys 是基于 Virtex5 FPGA 系列中的 XC5VLX50T 芯片， 集成了諸如 Gbit以太網(wǎng)， DDR2 存儲陣列， USB 等功能模塊，構(gòu)成了一個完善的、可以使用的的數(shù)字集成開發(fā)平臺。開發(fā)平臺還具有 可配置的時鐘， HDMI 視頻接口， AC97 聲卡系統(tǒng)， Strata Flash 等功能模塊。 本論文分析了 Genesys 開發(fā)系統(tǒng)的部分模塊的設(shè)計原理和電路連接原理。在分析 Genesys 相關(guān)模塊工作原理的過程中， 從模塊的頂層功能定義出發(fā)，闡述了模塊的信號定義；并對部分模塊的子模塊進行深入討論，確定模塊的硬件實現(xiàn)方法；在了解對應(yīng)芯片的數(shù)據(jù)手冊的基礎(chǔ)上，完成相關(guān)模塊的邏輯設(shè)計。 論文工作主要分析 Adept USB 模塊、 FPGA 模塊、 Strata Flash 模塊、 DDR2模塊、時鐘模塊。 關(guān)鍵字 ： virtex5， FPGA,， adept USB， strata flash， DDR2 iii ABSTRACT With the development of integrated circuit technology, the digital integrated circuit design bees more is a plete ,highperformance digital development system based on XC5VLX50T chip and it integrated many related functional module. XC5VLX50T is a FPGA chip within Virtex5 paper analyzes the design principles and circuit connection of some modules of the chip digital development system GENESYS . In the process of analyzing the various modules of Genesys, the thesis starts from the toplevel function definitions of the modules, then give out the module signal definition of the module .If needed, some submodule should get further the paper discuss how to get the module hardware implementated. According to the data sheet of the chip,draw out the circuit connection, and give out the pin connection relationship with XC5VLX50T. The thesis39。 work consists of mk FPGA configuration module, Adept USB module, the Strata Flash module, DDR2 module, clock module. Key words： virtex5， FPGA， adept USB， strata flash， DDR2， clock iv 目 錄 第一章 概論 ................................................................................................................ 40 研究背景 ........................................................................................................... 40 研究現(xiàn)狀 ........................................................................................................... 42 論文工作 ........................................................................................................... 43 論文結(jié)構(gòu) ........................................................................................................... 43 第二章 Adept USB 模塊設(shè)計 ................................................................................... 44 Adept USB 模塊原理 ......................................................................................... 44 Adept USB 子模塊 ............................................................................................. 48 68013A 模塊原理 ........................................................................................ 48 E2PROM 模塊和 Micro USB 模塊 ............................................................ 52 小結(jié) .................................................................................................................... 55 第三章 FPGA 模塊及其配置 .................................................................................... 56 FPGA 模塊工作原理 ......................................................................................... 56 FPGA 芯片結(jié)構(gòu) ................................................................................................. 57 FPGA 配置模塊 ................................................................................................. 62 FPGA 配置方式 .......................................................................................... 62 FPGA 配置流程 .......................................................................................... 63 FPGA 配置邏輯 .......................................................................................... 65 小結(jié) ................................................................................................................... 67 第四章 存儲模塊和時鐘模塊 ................................................................................... 68 Strata Flash 模塊 ................................................................................................ 68 DDR2 模塊 ......................................................................................................... 71 時鐘模塊 ........................................................................................................... 77 小結(jié) ................................................................................................................... 80 第五章 全文總結(jié) ....................................................................................................... 81 致謝 .............................................................................................................................. 82 參考文獻 .........................................................................