【正文】 1 編號 基于 FPGA 的 UART 模塊設(shè)計(jì)與實(shí)現(xiàn) Design and Realization of UART based on FPGA 學(xué) 生 姓 名 周大勇 專 業(yè) 控制科學(xué)與工程 學(xué) 號 S120400525 指 導(dǎo) 教 師 楊曉慧 學(xué) 院 電子信息工程學(xué)院 二〇一三年六月 I 摘 要 UART 因其可靠性高，傳輸距離遠(yuǎn)，線路簡單，同時(shí) UART 作為 RS232協(xié)議的控制接口，從而成為比較廣泛的串行數(shù)據(jù)通信電路，而現(xiàn)在大部分集成電路通信用的 UART 芯片，存在成本高，電路復(fù)雜，移植性較差等缺點(diǎn)，本文提出了一種將 UART 的功能集成在 FPGA 芯片中，可使整個(gè)系統(tǒng)更為靈活、緊湊，減小整個(gè)電路的體積，提高系統(tǒng)的可靠性和穩(wěn)定性。本模塊功能全部基于 verilogHDL 硬件描述語言。 關(guān)鍵詞： FPGA, UART ,verilogHDL ,RS232 II ABSTRACT UART, because of its high reliability, long transmission distance and the simple line, moreover mainly used in munication between device with RS232 interface. Thus it is being more extensive serial data munication circuit. But now most of the integrated UART chips used in munications, have faults of high cost and poor portability. The circuit of the chip is plex. This paper presents a method that UART function will be integrated in FPGA chip, It can makesystem more pact, flexible, reliable and stable. All functions of module are based on verilogHDL hardware description language. Keywords: FPGA, UART, verilogHDL, RS232 III 目 錄 摘 要 .................................................................................................................... I ABSTRACT .................................................................................................................. II 目 錄 ..................................................................................................................... III 第一章 緒 論 .......................................................................................................... 1 第二章 UART 簡介 .................................................................................................... 2 第三章 UART 功能設(shè)計(jì) ............................................................................................... 3 波特率發(fā)生模塊 ........................................................................................... 3 波特率接收模塊 ........................................................................................... 5 UART 發(fā)送模塊 ............................................................................................ 8 第四章 頂層電路及實(shí)驗(yàn)數(shù)據(jù) ................................................................................... 11 第五章 結(jié) 論 .......................................................................................................... 12 致 謝 .................................................................................................................. 13 參考文獻(xiàn) ................................................................................................................. 14 1 第 一 章 緒 論 通用異步收發(fā)器（ universal asynchronous receiver transmitter, UART）盡管自20 世紀(jì) 70 年代就已出現(xiàn)，但因其簡單可靠，目前仍是一種使用廣泛的串行通信接口。各種微處理器，不論是單片機(jī)，還是 DSP、 ARM， UART 都是基本外圍模塊。一般 UART 由專用芯片來實(shí)現(xiàn)，但專用芯片引腳都較多，內(nèi)含許多輔助功能，在實(shí)際使用時(shí)往往只需要用到 UART 的基本功能，使用專用芯片會(huì)造成資源浪費(fèi)和成本提高。 本文提出一種基于 FPGA 的 UART 模塊設(shè)，本文設(shè)計(jì)的 UART 符合 RS232串行通信 標(biāo)準(zhǔn)。當(dāng)我們不需要用到完整的的 UART 功能和一些輔助功能時(shí)，就可以將需要的 UART 功能集成用 FPGA 來實(shí)現(xiàn)，然而， FPGA 內(nèi)部并不擁有 CPU控制單元，無法處理由 UART 控制器產(chǎn)生的中斷，所以 FPGA 不能利用現(xiàn)成的UART 控制器構(gòu)成異步串行接口，必須將 UART 控制器的功能集成到 FPGA 內(nèi)部。從而可以大大的減少了體積、簡化了電路，也提高了系統(tǒng)的靈活性。 2 第二章 UART 簡介 UART 是廣泛使用的串行數(shù)據(jù)傳輸協(xié) 議 [2]?；镜?UART 通信只需要 2 根信號線 (RXD、 TXD)就可以完成數(shù)據(jù)的相互通信 ,接收與發(fā)送都是全雙工形式。 RXD是 UART 接收端 ,為輸入 。TXD 為 UART 發(fā)送端 ,為輸出。 UART 的基本特點(diǎn)是在其信號線上共有 2 種狀態(tài) ,可分別用邏輯 1(高電平 )和邏輯 0(低電平 )來區(qū)分。在發(fā)送器空閑時(shí) ,數(shù)據(jù)線保持在邏輯高電平狀態(tài)。當(dāng)發(fā)送器要發(fā)送字符時(shí) ,起始位使數(shù)據(jù)線處于邏輯 0 狀態(tài) ,提示接收器數(shù)據(jù)傳輸即將開始。 波特率和數(shù)據(jù)幀格式是 UART 通信中的 2 個(gè)重要指標(biāo) ,波特率表示每秒鐘傳輸二進(jìn)制數(shù)據(jù)的位數(shù) ,表征了數(shù)據(jù)傳輸?shù)乃俾?。國際上規(guī)定了一系列標(biāo)準(zhǔn)的波特率，如 9600 b/s、 19200 b/s、 115200 b/s、等。數(shù)據(jù)幀格式定義了所發(fā)數(shù)據(jù)每位的意義 ,UART 的幀格式如圖 1 所示。一般情況ＵＡＲＴ每一數(shù)據(jù)幀，依次由起始位（１位）、數(shù)據(jù)位（５～８位），奇偶校驗(yàn)位（可選的１位）以及停止位（１～２位）組成。其中數(shù)據(jù)位部分是從最低位先開始傳送的；奇偶校驗(yàn)位是對１幀數(shù)據(jù)中的數(shù)據(jù)部分和校驗(yàn)位計(jì)算，使‘１’的個(gè)數(shù)滿足奇數(shù)個(gè)或偶數(shù)個(gè)。當(dāng)ＵＡＲＴ空閑時(shí)，收發(fā)引腳ＲＸＤ與ＴＸＤ均是高電平。一旦需要發(fā)送數(shù)據(jù)，則首先向ＴＸＤ引腳輸出低電平作為起始位，表示１幀數(shù)據(jù)的開始。而在接收數(shù)據(jù)時(shí)，檢測到起始位將啟動(dòng)一次數(shù)據(jù) 接收流程。本設(shè)計(jì)為了簡化電路設(shè)計(jì) ,減少電路面積 ,這里省略了 UART 系統(tǒng)中的奇偶檢驗(yàn)?zāi)K。 空 閑 位起 始 位數(shù) 據(jù) 位校 驗(yàn) 位停 止 位12 3 45678 圖 1 UART 的幀格式 3 第三章 UART 功能設(shè)計(jì) 計(jì)算機(jī)與 FPGA 之間進(jìn)行通信 !是通過計(jì)算機(jī)的串行接口實(shí)現(xiàn)的。為了實(shí)現(xiàn)RS232 接口通信，系統(tǒng)整體結(jié)構(gòu)如圖 2 所示。 RS232 連接方式采用了 9 芯的連接座與計(jì)算機(jī)進(jìn)行連接， FPGA 與 RS232 連接座之間采用電平轉(zhuǎn)換芯片 MAX232以實(shí)現(xiàn) TTL/COMS 電平之間的轉(zhuǎn)換 FPGA 實(shí)現(xiàn) UART 的核心功能。 UART 電路由波特率發(fā)生器、發(fā)送模塊和接收模塊 3 部分組成。波特率發(fā)生器為發(fā)送模塊和接收模塊提供時(shí)鐘信號，以實(shí)現(xiàn)數(shù)據(jù)的異步可靠傳輸。 RXD 和 TXD 分別是接收模塊數(shù)據(jù)線和發(fā)送模塊數(shù)據(jù)線。 本方案設(shè)計(jì)的 UART 數(shù)據(jù)格式為數(shù)據(jù)位為 8 位，波特率可選，不設(shè)奇偶校驗(yàn)位， 1 位起始位， 1 位停止位。異步通信的過程如下：計(jì)算機(jī)產(chǎn)生發(fā)送串行數(shù)據(jù) !由 RS232 連接座的 TXD 端輸入 ,經(jīng)過 MAX232 進(jìn)行電平轉(zhuǎn)換由 FPGA 串口接收模塊的 RXD 端進(jìn)入，進(jìn)行串并轉(zhuǎn)換得到 8 位位寬數(shù) 據(jù)總線，該數(shù)據(jù)由 FPGA的其他模塊進(jìn)行處理； FPGA 產(chǎn)生發(fā)送 8 位并行數(shù)據(jù)，數(shù)據(jù)由 8 位數(shù)據(jù)線進(jìn)入FPGA 串口發(fā)送模塊，進(jìn)行并串轉(zhuǎn)換后由 FPGA 串口發(fā)送模塊的 TXD 輸出到MAX232 的 T1IN 管腳，經(jīng)過 MAX232 電平轉(zhuǎn)換由 RS232 連接座的 RXD 端輸出給計(jì)算。 波 特 率 發(fā) 生 器發(fā) 送 器接 收 器T X DR X D 圖 2 UART 整體結(jié)構(gòu) 波特率發(fā)生模塊 波特率發(fā)生器實(shí)際上就是一個(gè)簡單的分頻器，波特率發(fā)生器的功能是產(chǎn)生和 RS 232 通信所采用的波特率同步的時(shí)鐘，這樣才能按照 RS 232 串行通信的時(shí)序要求進(jìn)行數(shù)據(jù)接收或發(fā)送。實(shí)現(xiàn)波特率時(shí)鐘的基本思路就是設(shè)計(jì)一個(gè)計(jì)數(shù)器，該計(jì)數(shù)器工作在速度很高的系統(tǒng)時(shí)鐘下，當(dāng)計(jì)數(shù)到某數(shù)值時(shí)將輸出置為高電平，再計(jì)數(shù)一定數(shù)值后將輸出置為低電平，如此反復(fù)就能得到所需的波特率時(shí) 。 本設(shè)計(jì)采用系統(tǒng)時(shí)鐘頻率 50Mhz，目的是為了在接收時(shí)進(jìn)行精確的采樣，以提取異步的串行數(shù)據(jù)。本設(shè)計(jì)波特率選擇的是 115200b/s，既每秒傳輸 115200bit 4 數(shù)據(jù)。為實(shí)現(xiàn)此波特率，應(yīng)計(jì)數(shù)為 50M/115200=434 個(gè)數(shù)。為精確采樣，防止上升沿或下降沿出現(xiàn)斜坡現(xiàn)象。本設(shè)計(jì)選擇在就數(shù)值中間采樣，既采樣點(diǎn)為 216。波特率發(fā)生模塊和時(shí)序仿真波形如圖 3 和圖 4 所示。 圖 3 波特率發(fā)生模塊 圖 4 波特率時(shí)序仿真波形 使用 verilogHDL 硬件語言描述波特率發(fā)生器的完整代碼如下： module bps_generate(clk,clr,bps,bps_start)。 output bps。 input clk,clr。 input bps_start。 parameter baud_115200=1339。d433。 parameter baud_115200_h=1339。d216。 reg [12:0] t。 always @(posedge clk or negedge clr) if(!clr) t=1339。b0。 else if((t==baud_115200)|