【正文】 begin bps_start_r = 139。~rxd1。 rxd4=rxd3。b1。b1。 reg rxd1,rxd2,rxd3,rxd4。 output bps_start。 使用 verilogHDL 硬件語(yǔ)言描述 UART 接收模塊的完整代碼如下： module uart_recive(clk,clr,bps,bps_start,RXD,parallel_out,indicate_rec)。 endmodule 波特率接收模塊 接收模塊是整個(gè) UART 的設(shè)計(jì)的重點(diǎn)，其主要功能是檢測(cè)數(shù)據(jù)幀的起始位，然后對(duì)接收的數(shù)據(jù)進(jìn)行串行到并行的轉(zhuǎn)換，并將接收好的數(shù)據(jù)儲(chǔ)存在寄存器內(nèi)等待ＰＣ機(jī)處理．接收器的接受時(shí)鐘與每個(gè)接收字符同步是接收功能實(shí)現(xiàn)的關(guān)鍵，但是串行數(shù)據(jù)幀與數(shù)據(jù)接收時(shí)鐘是異步的，所以必須有效地控制采集通信線路上的電平信號(hào)的時(shí)機(jī)，以保證異步通信的雙方準(zhǔn)確無(wú)誤地交換信息。b1。b0。 else t=t+139。 always (posedge clk or negedge clr) if(!clr) t=1339。d433。 output bps。為精確采樣，防止上升沿或下降沿出現(xiàn)斜坡現(xiàn)象。實(shí)現(xiàn)波特率時(shí)鐘的基本思路就是設(shè)計(jì)一個(gè)計(jì)數(shù)器，該計(jì)數(shù)器工作在速度很高的系統(tǒng)時(shí)鐘下，當(dāng)計(jì)數(shù)到某數(shù)值時(shí)將輸出置為高電平，再計(jì)數(shù)一定數(shù)值后將輸出置為低電平，如此反復(fù)就能得到所需的波特率時(shí) 。 RXD 和 TXD 分別是接收模塊數(shù)據(jù)線和發(fā)送模塊數(shù)據(jù)線。為了實(shí)現(xiàn)RS232 接口通信，系統(tǒng)整體結(jié)構(gòu)如圖 2 所示。一旦需要發(fā)送數(shù)據(jù)，則首先向ＴＸＤ引腳輸出低電平作為起始位，表示１幀數(shù)據(jù)的開(kāi)始。數(shù)據(jù)幀格式定義了所發(fā)數(shù)據(jù)每位的意義 ,UART 的幀格式如圖 1 所示。在發(fā)送器空閑時(shí) ,數(shù)據(jù)線保持在邏輯高電平狀態(tài)?；镜?UART 通信只需要 2 根信號(hào)線 (RXD、 TXD)就可以完成數(shù)據(jù)的相互通信 ,接收與發(fā)送都是全雙工形式。 本文提出一種基于 FPGA 的 UART 模塊設(shè)，本文設(shè)計(jì)的 UART 符合 RS232串行通信 標(biāo)準(zhǔn)。本模塊功能全部基于 verilogHDL 硬件描述語(yǔ)言。 關(guān)鍵詞： FPGA, UART ,verilogHDL ,RS232 II ABSTRACT UART, because of its high reliability, long transmission distance and the simple line, moreover mainly used in munication between device with RS232 interface. Thus it is being more extensive serial data munication circuit. But now most of the integrated UART chips used in munications, have faults of high cost and poor portability. The circuit of the chip is plex. This paper presents a method that UART function will be integrated in FPGA chip, It can makesystem more pact, flexible, reliable and stable. All functions of module are based on verilogHDL hardware description language. Keywords: FPGA, UART, verilogHDL, RS232 III 目 錄 摘 要 .................................................................................................................... I ABSTRACT .................................................................................................................. II 目 錄 ..................................................................................................................... III 第一章 緒 論 .......................................................................................................... 1 第二章 UART 簡(jiǎn)介 .................................................................................................... 2 第三章 UART 功能設(shè)計(jì) ............................................................................................... 3 波特率發(fā)生模塊 ........................................................................................... 3 波特率接收模塊 ........................................................................................... 5 UART 發(fā)送模塊 ............................................................................................ 8 第四章 頂層電路及實(shí)驗(yàn)數(shù)據(jù) ................................................................................... 11 第五章 結(jié) 論 .......................................................................................................... 12 致 謝 .................................................................................................................. 13 參考文獻(xiàn) ................................................................................................................. 14 1 第 一 章 緒 論 通用異步收發(fā)器（ universal asynchronous receiver transmitter, UART）盡管自20 世紀(jì) 70 年代就已出現(xiàn)，但因其簡(jiǎn)單可靠，目前仍是一種使用廣泛的串行通信接口。當(dāng)我們不需要用到完整的的 UART 功能和一些輔助功能時(shí)，就可以將需要的 UART 功能集成用 FPGA 來(lái)實(shí)現(xiàn)，然而， FPGA 內(nèi)部并不擁有 CPU控制單元，無(wú)法處理由 UART 控制器產(chǎn)生的中斷，所以 FPGA 不能利用現(xiàn)成的UART 控制器構(gòu)成異步串行接口，必須將 UART 控制器的功能集成到 FPGA 內(nèi)部。 RXD是 UART 接收端 ,為輸入 。當(dāng)發(fā)送器要發(fā)送字符時(shí) ,起始位使數(shù)據(jù)線處于邏輯 0 狀態(tài) ,提示接收器數(shù)據(jù)傳輸即將開(kāi)始。一般情況ＵＡＲＴ每一數(shù)據(jù)幀，依次由起始位（１位）、數(shù)據(jù)位（５～８位），奇偶校驗(yàn)位（可選的１位）以及停止位（１～２位）組成。而在接收數(shù)據(jù)時(shí)，檢測(cè)到起始位將啟動(dòng)一次數(shù)據(jù) 接收流程。 RS232 連接方式采用了 9 芯的連接座與計(jì)算機(jī)進(jìn)行連接， FPGA 與 RS232 連接座之間采用電平轉(zhuǎn)換芯片 MAX232以實(shí)現(xiàn) TTL/COMS 電平之間的轉(zhuǎn)換 FPGA 實(shí)現(xiàn) UART 的核心功能。 本方案設(shè)計(jì)的 UART 數(shù)據(jù)格式為數(shù)據(jù)位為 8 位，波特率可選，不設(shè)奇偶校驗(yàn)位， 1 位起始位， 1 位停止位。 本設(shè)計(jì)采用系統(tǒng)時(shí)鐘頻率 50Mhz，目的是為了在接收時(shí)進(jìn)行精確的采樣，以提取異步的串行數(shù)據(jù)。本設(shè)計(jì)選擇在就數(shù)值中間采樣，既采樣點(diǎn)為 216。 input clk,clr。 parameter baud_115200_h=1339。b0。b1。 else if(t==baud_115200_hamp。 5 else bps_r=139。 UART 接受模塊和時(shí)序仿真波形如圖 5 和圖 6 所示。 input clk,clr。 6 output indicate_rec。 always(posedge clk or negedge clr) begin if(!clr) begin rxd1=139。 rxd3=139。 end else begin rxd1=RXD。 end end assign negedge_RXD = rxd4amp。 reg bps_start_r。bz。b1。d10) begin //接收完有用數(shù)據(jù)信息 7 bps_start_r = 139。 //接收數(shù)據(jù)中斷信號(hào)關(guān)閉 end assign bps_start = bps_start_r。d0。d0。d1:rx_temp_data[0]=RXD。d3:rx_temp_data[2]=RXD。d5:rx_temp_data[4]=RXD。d7:rx_temp_data[6]=RXD。 endcase end else if(num==439。 end end end assign parallel_out=parallel_temp。 圖 7 UART 發(fā)送模塊 圖 8 UART 發(fā)送模塊時(shí)序仿真波形 發(fā)送模塊時(shí)序仿真波形如圖 8 所示，測(cè)試的并行發(fā)送數(shù)據(jù)為“ 0111 0111”，發(fā)送模塊輸出數(shù)據(jù)為 0111011101，其中 1 位開(kāi)始位， 8 位數(shù)據(jù)， 1 位停止位。 input clk,clr,bps,indicate。 always(posedge clk or negedge clr) begin if(!clr) begin indicate1=139。 9 indicate3=139。 indicate3=indicate2。 reg bps_start_r。b0。bz。 indicate_send_r=139。b0。 reg TXD_r。b0。d0:TXD_r=139。 439。 439。 439。 439。b1。d10) counter=439。 12 第五章 結(jié) 論 本文在 Altera 公司 cyclone 系列的 EP1C6Q240C8 芯片上對(duì)系統(tǒng)進(jìn)行了時(shí)序仿真與驗(yàn)證，通過(guò)連接系統(tǒng)與計(jì)算機(jī)，利用串口調(diào)試助手觀察系統(tǒng)的輸入和輸出，各項(xiàng)通信指標(biāo)均滿足要求。經(jīng)驗(yàn)與交流， 2020（ 2） . 3. [3] 董秀潔，付凱 . 基于 FPGA 的 UART 設(shè)計(jì)與實(shí)現(xiàn) . 中原工學(xué)院學(xué)報(bào) ,2020(4):232. 4. [4] 高軍建 ,苗志英 . 基于 FPGA 的 UART 模塊化設(shè)計(jì) . 價(jià)值工程 ,2020(3). 5. [5] 謝 謝 . 基于 FPGA 的 UART 設(shè)計(jì) . 電子設(shè)計(jì)工程 ,2020(8):2016. 15 附件 1： 大學(xué)本科畢業(yè)論文（設(shè)計(jì)）工作程序 工作程序及要求 完成時(shí)間 第一階段（準(zhǔn)備階段） （一） 確定題目和指導(dǎo)教師 （系）成立畢業(yè)論文（設(shè)計(jì)）領(lǐng)導(dǎo)小組； （系）向教師（具有講師以上職稱或具有研究生學(xué)歷的助教）分派指