【正文】 ..................... 67 第四章 存儲(chǔ)模塊和時(shí)鐘模塊 ................................................................................... 68 Strata Flash 模塊 ................................................................................................ 68 DDR2 模塊 ......................................................................................................... 71 時(shí)鐘模塊 ........................................................................................................... 77 小結(jié) ................................................................................................................... 80 第五章 全文總結(jié) ....................................................................................................... 81 致謝 .............................................................................................................................. 82 參考文獻(xiàn) ...................................................................................................................... 83 畢業(yè)設(shè)計(jì)小結(jié) .............................................................................................................. 84 40 第一章 概論 FPGA 技術(shù)在可編程器件的基礎(chǔ)上發(fā)展而來(lái)，能夠作為專用集成電路領(lǐng)域中的半定制電路。 第 17 周到第 18 周：撰寫畢業(yè)論文，準(zhǔn)備答辯。 Gen 模塊： 25Mhz 時(shí)鐘信號(hào)， 時(shí)鐘信號(hào)， 12Mhz 時(shí)鐘信 號(hào)， 200Mhz 100Mhz 的高速高性能差分時(shí)鐘信號(hào)。 Flash 模塊： 32Mbyte 容量。 第 14 周到第 16 周：提供 XC5VLX50T 和通訊四個(gè)模塊的邏輯接口，繪制連接電路圖。 關(guān)鍵字 ： virtex5， FPGA,， adept USB， strata flash， DDR2 iii ABSTRACT With the development of integrated circuit technology, the digital integrated circuit design bees more is a plete ,highperformance digital development system based on XC5VLX50T chip and it integrated many related functional module. XC5VLX50T is a FPGA chip within Virtex5 paper analyzes the design principles and circuit connection of some modules of the chip digital development system GENESYS . In the process of analyzing the various modules of Genesys, the thesis starts from the toplevel function definitions of the modules, then give out the module signal definition of the module .If needed, some submodule should get further the paper discuss how to get the module hardware implementated. According to the data sheet of the chip,draw out the circuit connection, and give out the pin connection relationship with XC5VLX50T. The thesis39。 Xilinx 于 1985 年推出了 2021 系列的 FPGA。認(rèn)識(shí)到 FPGA 市場(chǎng)潛在的廣闊空間，很多 IC 和軟 件廠商也開(kāi)始向 FPGA 領(lǐng)域進(jìn)軍，包括一些著名的公司，如 Actel、 AMD、 A1tera、 Intel、 Mento Graphics、 Texas Instrument。 Genesys開(kāi)發(fā)系統(tǒng)功能如圖： V i r t e x 5 X C 5 V L X 5 0 TF F G 1 1 3 6 CA d e p t U S B 2D D R 2H D M I V i d e oE t h e r n e t P H YB a s i c I / O1 6 * 2 L C DH i g h S p e e dE x p a n s i o mi M p a c t U S B 2S t r a t a F l a s hA C 9 7 A u d i oU S B H O S TC l o c k G e nR S 2 3 2 P o r tP m o d P o r t 圖 11 Genesys系統(tǒng)功能圖 Genesys開(kāi)發(fā)板和 Xilinx的 CAD工具都兼容，為 FPAG開(kāi)發(fā)節(jié)省設(shè)計(jì)成本。 FPGA 芯片是基于 SRAM 工藝的，不具備非易失特性，因此芯片每次上電后，都需要從外部導(dǎo)入配置比特流文件。包括 Intel、 Numonyx 等公司都有大容量的 Flash芯片，其 Flash 位寬一般是 16 位。重點(diǎn)分析 FPGA 下載配置模塊，AdeptUSB 模塊， Strata Flash 模塊， DDR2 模塊，時(shí)鐘模塊的原理。 44 第二章 Adept USB 模塊設(shè)計(jì) Adept USB 模塊是 Genesys 開(kāi)發(fā)系統(tǒng)中的一個(gè) USB 接口，該模塊能夠提供數(shù)據(jù)傳輸、通過(guò)電腦軟件進(jìn)行 FPGA 配置等功能。 數(shù)據(jù)傳送是在 IFCLK 時(shí)鐘控制下進(jìn)行的。 68013A 模塊是該主模塊的核心部分，需要支持 協(xié)議模塊中的 8 位數(shù)據(jù)信號(hào)可以保證 USB 中數(shù)據(jù)的快速并行傳輸，并且支持 JTAG 來(lái)配置連接的芯片，同時(shí)也要支持?jǐn)?shù)據(jù)傳輸。 CYPRESS 的 EZUSB FX2 系列也是帶有微處理器 USB芯片，自持全速和高速的數(shù)據(jù)傳輸，也支持 IIC 總線接口，而且在市面是價(jià)格比較便宜，但具有處理能力強(qiáng)，構(gòu)成系統(tǒng)電路簡(jiǎn)單，而且功耗較低，外圍接口功能強(qiáng)大。 EP EP4 、 EP EP8 是大的，可配置的邏輯端點(diǎn)；緩沖深度分為 3 或 4，也是可以配置的。 68013A 可以運(yùn)行在全速（ 12Mbps）或者高速（ 480Mbps）兩種模式下。 3. CY7C68013A 芯片工作方式 CY7C68013A芯片有三種接口模式： PORTS， GPIF主控和 Slave FIFO。 固件是 FIREWARE 的對(duì)應(yīng)中文詞 ,它實(shí)際上是單片機(jī)的程序文件 ,其編寫語(yǔ)言可以采用 C 語(yǔ)言或是匯編語(yǔ)言 .它的操作方式與硬件聯(lián)系緊密 ,包括 USB 設(shè)備的連接 USB 協(xié)議、中斷處理等，它不是單純的軟件，而是軟件和硬件的結(jié)合，開(kāi)發(fā)者需要對(duì)端口、中斷和硬件 53 結(jié)構(gòu)非常熟悉。 4. E2PROM 模塊邏輯連接圖 圖 28 24AA128l 邏輯連接 5. Micro USB Micro USB是 ，比目前部分手機(jī)使用的 MiniUSB接口更小， MicroUSB 是 MiniUSB 的下一代規(guī)格，由 USB 標(biāo)準(zhǔn)化組織 USB Implementers Forum（ USBIF）于 2021 年 1 月 4 日制定完成。與傳統(tǒng)邏輯電路和門陣列（如 PAL， GAL 及 CPLD 器件）相比， FPGA 具有不同的結(jié)構(gòu)， FPGA 利用小型查找表（ 16 1RAM）來(lái)實(shí)現(xiàn)組合邏輯，每個(gè)查找表連接到一個(gè) D 觸 發(fā)器的輸入端，觸發(fā)器再來(lái)驅(qū)動(dòng)其他邏輯電路或驅(qū)動(dòng) I/O，由此構(gòu)成了既可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元模塊，這些模塊間利用金屬連線互相連接或連接到 I/O 模塊。 57 查找表（ LookUpTable）簡(jiǎn)稱為 LUT， LUT 本質(zhì)上就是一個(gè) RAM。 可編程 IOB 可分類如下： ? 可編程單端或差分 (LVDS) 運(yùn)行 ? 具有可選單倍數(shù)據(jù)速率 (SDR) 或雙倍數(shù)據(jù)速率 (DDR) 寄存 器的輸入模塊 ? 具有可選 SDR 或 DDR 寄存器的輸出模塊 ? 雙向模塊 ? 逐比特去歪斜電路 ? 專用 I/O 和區(qū)域時(shí)鐘資源 ? 內(nèi)置數(shù)據(jù) 串行器 /解串器 IOB 寄存器為邊沿觸發(fā) D 型觸發(fā)器或電平敏感鎖存器。區(qū)域 I/O 時(shí)鐘是對(duì)全局時(shí)鐘資源的補(bǔ)充。此外，可將 4 個(gè)存儲(chǔ)元件配置成邊沿觸發(fā)的 D 型觸發(fā)器或電平敏感型鎖存器。每個(gè) DCM 都提供常用的時(shí)鐘生成功能。 為增強(qiáng) DCM 的功能， Virtex5 FPGA CMT 還包含一個(gè) PLL。此外，作為選項(xiàng)還提供了后端流水線寄存器、時(shí)鐘控制電路、內(nèi)置 FIFO 支持、 ECC 和字節(jié)寫使能功能。 7. 配置模塊 61 Virtex5 器件的配置方法是用下列模式之一將比特流載入內(nèi)部配置存儲(chǔ)器： ? 從串模式 ? 主串模式 ? 從動(dòng) SelectMAP 模式 ? 主動(dòng) SelectMAP 模式 ? 邊界掃描模式（ IEEE1532 和 IEEE1149） ? SPI 模式（串行外設(shè)接口標(biāo)準(zhǔn) Flash） ? BPI 上 /BPI 下模式（字節(jié)寬度外設(shè)接口標(biāo)準(zhǔn) x8 或 x16 NOR Flash） 此外， Virtex5 器件還支持下列配置選項(xiàng)： ? 用于 IP 保護(hù)的 256 位 AES 比特流解密 ? 支持冷 /熱啟動(dòng)的多比特流管理 (MBM) ? 并行配置總線寬度自動(dòng)檢測(cè) ? 并行菊花鏈 ? 配置 CRC 和 ECC 支持，以實(shí)現(xiàn)最強(qiáng)大、最靈活的器件完整性 校驗(yàn) 8. 系統(tǒng)監(jiān)控器 FPGA 是高可用性 /可靠性基礎(chǔ)架構(gòu)的重要構(gòu)建模塊。 這些模擬輸入是通用的，可用于對(duì)種類繁多的電壓信號(hào)類型進(jìn)行數(shù)字化。這些模塊實(shí)現(xiàn)事務(wù)層、數(shù)據(jù)鏈路層和物理層功能，在盡量少用 FPGA 邏輯的情況下可提供完整的 PCI Express 端點(diǎn)功能。標(biāo)準(zhǔn)的 JTAG 接口是四線協(xié)議，即 TMS、 TDO、 TCK、 TDI，分別是模式選擇、數(shù)據(jù)輸出、時(shí)鐘信號(hào)和數(shù)據(jù)輸入。對(duì)于選擇寄存器、裝載數(shù)據(jù)、檢測(cè)和將結(jié)果移出的控制信號(hào)，由 TMS 和TDI 兩個(gè)控制信號(hào)決定。初始化過(guò)程完成后， DONE 信號(hào)變低。當(dāng) M0,M1,M2 為 010 或 110，采用 BPI 加 64 載模式。開(kāi)發(fā)板上的 Mode Jumper 將會(huì)選擇是通過(guò)哪一種加載方式加載配置文件。配置階段為低，配置完成后為高電平 M0,M1,M2 輸入 1 配置模式選擇信號(hào) INIT 開(kāi)漏輸出 1 芯片初始化信號(hào)，低有效 TMS 輸出 1 模式選擇， TCK 上升沿前建立 TDO 輸出 1 數(shù)據(jù)輸出， TCK 下降沿輸出 TDI 輸入 1 數(shù)據(jù)輸入 TCK 輸出 1 時(shí)鐘輸入 67 FPGA 配置模塊邏輯連接圖： 圖 34 FPGA 配置模塊邏輯連接圖 Mode Selection 中的 3 個(gè)開(kāi)關(guān)為配置選擇模式的開(kāi)關(guān)，在設(shè)計(jì)