【正文】 在此只給出與配置模塊相關信號定義，見表 31。BPI UP 模式是指 FPGA 以升序從起始地址 000000 從 Strata Flash下載配置文件，BPI DOWN 是以降序從地址 03FFFF 開始下載配置文件。 65 其配置流程圖見圖 32： F P G A 目 標 板 上 電檢 查 I / O 電 壓 ，參 考 電 壓不 滿 足 條件清 空 配 置 存 儲 器上 電 后 ， 拉 低P R O G ， 復 位P R O G = = L O WY E SI N I T = = H I G H N O采 樣 模 式 選 擇 管 腳 ， 加 載 配 置指 令 和 配 置 數 據C R C 校 驗I N I T 拉 低 ， 終止 校 驗校 驗 失 敗S T A R T — U P校 驗 成 功用 戶 模 式是 否 需 要 重配 置N OY E S 圖 32 FPGA 配置流程 圖 FPGA 配置邏輯 在 Genesys 開發(fā)板上電之后，上面的 FPGA 必須要進行配置之后才能執(zhí)行工作。 4. CRC 錯誤檢查 器件在 加載配置信息的同時會根據一定算法產生一個 CRC 值，這個值會和配置文件中的 CRC 值進行比較，如果兩者不一致，說明加載發(fā)生錯誤， INIT管腳會被置為低電平，加載過程終端。在掉電之后配置信息會消失。在清空完配置存儲器后， INIT 會重新置為高電平。 FPGA 配置流程 將配置數據加載到 FPGA 芯片的整個配置過程可以分以下步驟： 1. 初始化 上電后，如果 FPGA 芯片的 bank2 的 I/O 輸出驅動電壓 VCCO_2 大于 1V，器件內部供電電壓 VCCIONT 為 ，器件便會自動進行初始化。在 BPI 配置模式下， FPGA 從外部標準的 MOR 閃存，以字節(jié)寬度并行地獲取配置數據。 JTAG 邊界掃描測試由測試訪問端口的控制器管理，只要 FPGA 上電后電壓正確，且 JTAG 鏈完整，則 JTAG 電路可以正常工作，清空 JTAG 配置寄存器等待外界響應。 JTAG 的基 本原理是在器件內部定義一個 TAP（ Test Access Port 測試訪問口）通過 專用的 JTAG 測試工具對內部節(jié)點進行測試。目前， JTAG已經成為一種國際 標準測試協(xié)議，主要用于各種芯片的內部測試。典型的主模式都是加載片外非易失性存儲器中的配置比特流，配置所需的時鐘由 FPGA 內部產生，且FPGA 控制整個配置過稱。 9. 三態(tài)以太網（ 10/100/1000MB/S)MAC Virtex5 LXT、 SXT、 TXT 和 FXT 器件最多包含 8 個嵌入式以太網MAC，每個以太網 MAC 模塊有 2 個。可以通過 JTAG TAP 全面訪問片上傳感器和外部通道，從而 可以將 PC 板上現有的 JTAG 基礎架構用于開發(fā)期間或現場部署后的模擬測試和高級診斷。片上傳感器包括一個溫度傳感器和幾個電源傳感器。 Virtex5 系列系統(tǒng)監(jiān)控器首次為 FPGA 及其外部環(huán)境提 供了更簡單的監(jiān)控。時序模型是共享的，可大大提高高速 設計性能的可預測性。 FPGA 芯片內部有著豐富的布線資源，根據工藝、長度、寬度和分布位置的不同而劃分為 4 類不同的類別。每個端口都完全同步且獨立，提供三種“邊寫邊讀”模式。 Virtex5 器件具有 32 個全局時鐘 MUX 緩沖器。相移精度以數分之一時鐘周期的增量提供更高分辨率的相位調整。 DCM 還提供輸出時鐘的 90176。 DCM 和 PLL 可獨立使用，也可廣泛級聯(lián)。 Slice 是 Xilinx 公司定義的基本邏輯單位，其內部結構如圖 14 所示，一個Slice 由兩個 4 輸入的函數、進位邏輯、算術邏輯、存儲邏輯和函數復用 器組成。每個 Slice 包含并等效于： ? 4 個函數發(fā)生器 ? 4 個存儲元件 ? 算術邏輯門 ? 大型多路復用器 ? 高速超前進位鏈 函數發(fā)生 器可配置為 6 輸入 LUT 或雙輸出 5 輸入 LUT。為了便于管理和適應多種電器標準， FPGA 的 IOB 被劃分為若干個組（ bank），每個 bank 的接口標準由其接口電壓 VCCO 決定，一個 bank 只能有一種 VCCO，但不同 bank 的 VCCO 可以不同。對于位置選擇得當的通用 I/O（每 Bank 8 個），應該為同一局部區(qū)域內的 I/O 添加特殊的硬件連接，從而將其設計成具有“區(qū)域 Clockcapable”的 I/O。 2 個或 4 個 IOB 模塊連接到一個 接入布線資源的開關矩陣。 FPGA 芯片的內部結構 見圖 31。 當用戶通過原理圖或 HDL 語言描述了一個邏輯電路以后， PLD/FPGA 開發(fā)軟件會自動計算邏輯電路的所有可能結果，并把真值表（即結果）事先寫入 RAM，這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內容，然后輸出即可。所以如果事先將相應的結果存放于一個存貯單元，就相當于實現了與非門電路的功能。 由于 FPGA 需要被反復燒寫，它實現組合邏輯的基本結構不可能像 ASIC那樣通過固定的與非門來完成，而只能采用一種易于 反復配置的結構。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內部連線（ Interconnect）三個部分。 表 25 MicroUSB引腳功能定義 Pin 名稱 描述 1 VBUS 電源正 5 V 2 D? 數據 線負 3 D+ 數據線正 4 ID 分為 A 和 B 兩種接口 A：與地線相連 B：不與地線相連 5 GND 信號地線 55 MicroUSB 模塊邏輯連接圖： 圖 29 MicroUSB 模塊邏輯連接 小結 本章節(jié)主要介紹 AdeptUSB 模塊的原理，模塊的信號功能定義；進一步對其68013A 子模塊、 E2PROM 子模塊、 MicroUSB 子模塊的原理以及硬件芯片的選擇進行介紹，給出模塊的邏輯連接。該芯片的最高時鐘頻率可以達到 400Khz。因此。而端口模式是在加電時默認配置，可以通過 E2PROM 上的固件程序配置或者上電后進行編程來改變配置模式。 ●GPIF主控模式，即主機模式，該模式下， GPIF作為內部主機控制端點 FIFO，其 GPIF ore成為一個可編程的狀態(tài)機，可以生成多達 6個控制輸出信號和 9個地址輸出信號，能外接 6個外部 Ready輸入信號和 2個內部 Ready輸入信號。 8 0 5 1 微 控 制 器R A M / F I F O端 點 F I F OU S B應 用 環(huán) 境 圖 25 端點 FIFO架構 68013A 模塊的這種獨特 FIFO 技術，使得 USB 接口和應用環(huán)境可以直接共 52 享 FIFO，而且微控制器不用參與數據傳輸，但允許微控制器以 FIFO 或者 RAM的方式訪存這些共享 FIFO。由于 規(guī)范和 下的數據最大包大小不同，在高速或者全速模式下， CEPRESS 68013A 緩沖區(qū)有不同大小。 雙緩沖區(qū)的作用是允許一個數據包在被 8051 微控制器訪問時，另一個緩沖區(qū)可以進行 USB 數據傳輸；三或四則允許兩個或三個緩沖區(qū)被 8051 微控 制器訪問時，另一個緩沖區(qū)可以進行 USB 數據傳輸。流過大緩沖區(qū) 端點的數據通常是由 FIFO 接口控制，通常不許要 CPU 參與，但必要時 CPU 可以存取這些。其端點的分布如圖 24： 圖 24 端點化沖區(qū)配置圖 端點緩沖區(qū)分為大小兩種。該芯片集成了 系統(tǒng)微處理器，兼容 ；不過該芯片只支持兩種傳輸速率：全速 12Mbps 和高速 480Mbps，不支持低速；芯片內嵌有 IIC PROM 控制器，可以直接在 IIC 總線上懸掛 E2PROM存儲器。其中 CH375 芯片具有 HOST 和 Slave 模式，不過只支持 。 IIC PROM 模塊的實現需要考慮存儲空間大小、工作頻率和主控芯片是否相匹配、 是否內嵌 IIC 控制器等問題。 在讀或者寫的過程中，通過 FIFOADR[1:0]來選擇 68013A 模塊內部的四個EP2,EP4,EP6,EP8（ End Point）端點中哪一個端點和 FD 數據線相連接， FLAG、FLAGB、 GLAGC、 FLAGD 來標志端點的 滿或者空，防止數據傳輸時的溢出，PKTEND 用來限定傳輸數據包的大小。 68013A 模塊通過 IFCLK 來傳輸數據。此時就完成了芯片的初始化和配置信息的加載。 Adept USB 模塊原理 Adept USB2模塊的工作主要分為三個過程 ，模塊的初始化和配置信息的加載， USB設備的連接，數據的傳輸。 第四章介紹了 DDR2 模塊、 Strata Flash 模塊以及時鐘模塊的 原理、硬件實現方法和邏輯連接。 （ 4）分析所負責模塊的硬件實現方法，芯片的工作方式，繪制模塊的邏輯連接圖。完成的主要工作下： （ 1） 學習 Virtex5 系列的相關概念和知識，著重關注 XC5VLX50T 芯片的特性，了解芯片的內部模塊功能和作用 。現在 DDR2 模塊設計，會利用 ODT（內部終結電阻）來簡化 DQ(數據選通總線）總線設計；同時利用 ODT 能降低多重反射，提高信號完整性并增加時序余量。EasyUSB 能提供 24 為數據通道 ，而 Adept USB 能提供 8 位的數據通道。此外，目前 Xilinx 還有基于 Inter 的、成熟的可重構邏輯技術 System ACE 解決方案。 Diligent 公司的 Genesys 開發(fā)板的核心器件則是 Virtex5 系列的XC5VLX50T 芯片，支持 Diligent USB port 和 Xilinx iMpact USB port、 Ether PHY 接口。為了和 Xilinx的 CAD工具兼容，開發(fā)板上集成了基于 Xilinx編程電纜的 iMpact USB接口。該芯片的可配置邏輯塊包以及有 7200個 Slice， 130*20的陣列以及 480Kb的最大分布式 RAM；芯片含有 48個DSP48E Slice，最大 2160Kb的 Block RAM， 6個 CMT，有一個支持 PCI Express的端點模塊， 4個以太網 MAC， 15個 I/O bank， 480個用戶 I/O。 440 處理器、PCIe174。這時， Xilinx 就開始研制第三代 FPGA 產品， AT＆ T 也開始開發(fā)自己的下一代 FPGA。自 Xilinx 推出第一款 FPGA 之后，世界上的其他公司也相繼推出各 自的 FPGA 產 品。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA 公司的 FIEX系列等。 Xilinx 的 FPGA 產品從最初的包含 64 個 CLB、 58 個 IOB 的芯片到 Virtex5 系列的 1200 個 IOB， FPGA 技術發(fā)展迅速。在分析 Genesys 相關模塊工作原理的過程中， 從模塊的頂層功能定義出發(fā)，闡述了模塊的信號定義；并對部分模塊的子模塊進行深入討論，確定模塊的硬件實現方法；在了解對應芯片的數據手冊的基礎上，完成相關模塊的邏輯設計。 五、主要參考書及參考資料 1) 《 Genesys Board Reference manual》 Henley Court 著 2) 《 Virtex5 Family Overview 》 Xilinx 著， 3) 《 嵌入式硬件系統(tǒng)開發(fā)流程 》 4) 《 Genesys 原理圖》 Diligent 公司著 學生 ___XX______ 指導教師 __XX___ 系主任 ___________ 設計 論文 ii 摘 要 隨著 FPGA 技術的不斷發(fā)展，基于 FPGA 的開發(fā)平臺在電路系統(tǒng)設計中具有越來越大的重要性。 第 9 周到第 11 周：用 CAD 工具完成 USB， DDR22 模塊和 XC5VLX50T 的 PCB 連接電路圖。 四、進度和要求 第 1 周： 完成任務書和開題報告。 二、研究主要內容 基于 XC5VLX50T 的原理，完成 USB 模塊， DDR22 模塊， Strata Flash 模塊，時鐘模塊的設計方案，實現相關原理圖和 PCB 圖的設計。 三、主要技術指標 模塊：支持 Digilent Adept USB 和 Xilinx iMPACT USB. 模塊： 256MByte 容量的 SODIMM， 64