【正文】 在此只給出與配置模塊相關(guān)信號(hào)定義，見(jiàn)表 31。BPI UP 模式是指 FPGA 以升序從起始地址 000000 從 Strata Flash下載配置文件，BPI DOWN 是以降序從地址 03FFFF 開(kāi)始下載配置文件。 65 其配置流程圖見(jiàn)圖 32： F P G A 目 標(biāo) 板 上 電檢 查 I / O 電 壓 ，參 考 電 壓不 滿 足 條件清 空 配 置 存 儲(chǔ) 器上 電 后 ， 拉 低P R O G ， 復(fù) 位P R O G = = L O WY E SI N I T = = H I G H N O采 樣 模 式 選 擇 管 腳 ， 加 載 配 置指 令 和 配 置 數(shù) 據(jù)C R C 校 驗(yàn)I N I T 拉 低 ， 終止 校 驗(yàn)校 驗(yàn) 失 敗S T A R T — U P校 驗(yàn) 成 功用 戶 模 式是 否 需 要 重配 置N OY E S 圖 32 FPGA 配置流程 圖 FPGA 配置邏輯 在 Genesys 開(kāi)發(fā)板上電之后，上面的 FPGA 必須要進(jìn)行配置之后才能執(zhí)行工作。 4. CRC 錯(cuò)誤檢查 器件在 加載配置信息的同時(shí)會(huì)根據(jù)一定算法產(chǎn)生一個(gè) CRC 值，這個(gè)值會(huì)和配置文件中的 CRC 值進(jìn)行比較，如果兩者不一致，說(shuō)明加載發(fā)生錯(cuò)誤， INIT管腳會(huì)被置為低電平，加載過(guò)程終端。在掉電之后配置信息會(huì)消失。在清空完配置存儲(chǔ)器后， INIT 會(huì)重新置為高電平。 FPGA 配置流程 將配置數(shù)據(jù)加載到 FPGA 芯片的整個(gè)配置過(guò)程可以分以下步驟： 1. 初始化 上電后，如果 FPGA 芯片的 bank2 的 I/O 輸出驅(qū)動(dòng)電壓 VCCO_2 大于 1V，器件內(nèi)部供電電壓 VCCIONT 為 ，器件便會(huì)自動(dòng)進(jìn)行初始化。在 BPI 配置模式下， FPGA 從外部標(biāo)準(zhǔn)的 MOR 閃存，以字節(jié)寬度并行地獲取配置數(shù)據(jù)。 JTAG 邊界掃描測(cè)試由測(cè)試訪問(wèn)端口的控制器管理，只要 FPGA 上電后電壓正確，且 JTAG 鏈完整，則 JTAG 電路可以正常工作，清空 JTAG 配置寄存器等待外界響應(yīng)。 JTAG 的基 本原理是在器件內(nèi)部定義一個(gè) TAP（ Test Access Port 測(cè)試訪問(wèn)口）通過(guò) 專用的 JTAG 測(cè)試工具對(duì)內(nèi)部節(jié)點(diǎn)進(jìn)行測(cè)試。目前， JTAG已經(jīng)成為一種國(guó)際 標(biāo)準(zhǔn)測(cè)試協(xié)議，主要用于各種芯片的內(nèi)部測(cè)試。典型的主模式都是加載片外非易失性存儲(chǔ)器中的配置比特流，配置所需的時(shí)鐘由 FPGA 內(nèi)部產(chǎn)生，且FPGA 控制整個(gè)配置過(guò)稱。 9. 三態(tài)以太網(wǎng)（ 10/100/1000MB/S)MAC Virtex5 LXT、 SXT、 TXT 和 FXT 器件最多包含 8 個(gè)嵌入式以太網(wǎng)MAC，每個(gè)以太網(wǎng) MAC 模塊有 2 個(gè)?？梢酝ㄟ^(guò) JTAG TAP 全面訪問(wèn)片上傳感器和外部通道，從而 可以將 PC 板上現(xiàn)有的 JTAG 基礎(chǔ)架構(gòu)用于開(kāi)發(fā)期間或現(xiàn)場(chǎng)部署后的模擬測(cè)試和高級(jí)診斷。片上傳感器包括一個(gè)溫度傳感器和幾個(gè)電源傳感器。 Virtex5 系列系統(tǒng)監(jiān)控器首次為 FPGA 及其外部環(huán)境提 供了更簡(jiǎn)單的監(jiān)控。時(shí)序模型是共享的，可大大提高高速 設(shè)計(jì)性能的可預(yù)測(cè)性。 FPGA 芯片內(nèi)部有著豐富的布線資源，根據(jù)工藝、長(zhǎng)度、寬度和分布位置的不同而劃分為 4 類不同的類別。每個(gè)端口都完全同步且獨(dú)立，提供三種“邊寫邊讀”模式。 Virtex5 器件具有 32 個(gè)全局時(shí)鐘 MUX 緩沖器。相移精度以數(shù)分之一時(shí)鐘周期的增量提供更高分辨率的相位調(diào)整。 DCM 還提供輸出時(shí)鐘的 90176。 DCM 和 PLL 可獨(dú)立使用，也可廣泛級(jí)聯(lián)。 Slice 是 Xilinx 公司定義的基本邏輯單位，其內(nèi)部結(jié)構(gòu)如圖 14 所示，一個(gè)Slice 由兩個(gè) 4 輸入的函數(shù)、進(jìn)位邏輯、算術(shù)邏輯、存儲(chǔ)邏輯和函數(shù)復(fù)用 器組成。每個(gè) Slice 包含并等效于： ? 4 個(gè)函數(shù)發(fā)生器 ? 4 個(gè)存儲(chǔ)元件 ? 算術(shù)邏輯門 ? 大型多路復(fù)用器 ? 高速超前進(jìn)位鏈 函數(shù)發(fā)生 器可配置為 6 輸入 LUT 或雙輸出 5 輸入 LUT。為了便于管理和適應(yīng)多種電器標(biāo)準(zhǔn)， FPGA 的 IOB 被劃分為若干個(gè)組（ bank），每個(gè) bank 的接口標(biāo)準(zhǔn)由其接口電壓 VCCO 決定，一個(gè) bank 只能有一種 VCCO，但不同 bank 的 VCCO 可以不同。對(duì)于位置選擇得當(dāng)?shù)耐ㄓ? I/O（每 Bank 8 個(gè)），應(yīng)該為同一局部區(qū)域內(nèi)的 I/O 添加特殊的硬件連接，從而將其設(shè)計(jì)成具有“區(qū)域 Clockcapable”的 I/O。 2 個(gè)或 4 個(gè) IOB 模塊連接到一個(gè) 接入布線資源的開(kāi)關(guān)矩陣。 FPGA 芯片的內(nèi)部結(jié)構(gòu) 見(jiàn)圖 31。 當(dāng)用戶通過(guò)原理圖或 HDL 語(yǔ)言描述了一個(gè)邏輯電路以后， PLD/FPGA 開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）事先寫入 RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。所以如果事先將相應(yīng)的結(jié)果存放于一個(gè)存貯單元，就相當(dāng)于實(shí)現(xiàn)了與非門電路的功能。 由于 FPGA 需要被反復(fù)燒寫，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像 ASIC那樣通過(guò)固定的與非門來(lái)完成，而只能采用一種易于 反復(fù)配置的結(jié)構(gòu)。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 表 25 MicroUSB引腳功能定義 Pin 名稱 描述 1 VBUS 電源正 5 V 2 D? 數(shù)據(jù) 線負(fù) 3 D+ 數(shù)據(jù)線正 4 ID 分為 A 和 B 兩種接口 A：與地線相連 B：不與地線相連 5 GND 信號(hào)地線 55 MicroUSB 模塊邏輯連接圖： 圖 29 MicroUSB 模塊邏輯連接 小結(jié) 本章節(jié)主要介紹 AdeptUSB 模塊的原理，模塊的信號(hào)功能定義；進(jìn)一步對(duì)其68013A 子模塊、 E2PROM 子模塊、 MicroUSB 子模塊的原理以及硬件芯片的選擇進(jìn)行介紹，給出模塊的邏輯連接。該芯片的最高時(shí)鐘頻率可以達(dá)到 400Khz。因此。而端口模式是在加電時(shí)默認(rèn)配置，可以通過(guò) E2PROM 上的固件程序配置或者上電后進(jìn)行編程來(lái)改變配置模式。 ●GPIF主控模式，即主機(jī)模式，該模式下， GPIF作為內(nèi)部主機(jī)控制端點(diǎn) FIFO，其 GPIF ore成為一個(gè)可編程的狀態(tài)機(jī)，可以生成多達(dá) 6個(gè)控制輸出信號(hào)和 9個(gè)地址輸出信號(hào)，能外接 6個(gè)外部 Ready輸入信號(hào)和 2個(gè)內(nèi)部 Ready輸入信號(hào)。 8 0 5 1 微 控 制 器R A M / F I F O端 點(diǎn) F I F OU S B應(yīng) 用 環(huán) 境 圖 25 端點(diǎn) FIFO架構(gòu) 68013A 模塊的這種獨(dú)特 FIFO 技術(shù)，使得 USB 接口和應(yīng)用環(huán)境可以直接共 52 享 FIFO，而且微控制器不用參與數(shù)據(jù)傳輸，但允許微控制器以 FIFO 或者 RAM的方式訪存這些共享 FIFO。由于 規(guī)范和 下的數(shù)據(jù)最大包大小不同，在高速或者全速模式下， CEPRESS 68013A 緩沖區(qū)有不同大小。 雙緩沖區(qū)的作用是允許一個(gè)數(shù)據(jù)包在被 8051 微控制器訪問(wèn)時(shí)，另一個(gè)緩沖區(qū)可以進(jìn)行 USB 數(shù)據(jù)傳輸；三或四則允許兩個(gè)或三個(gè)緩沖區(qū)被 8051 微控 制器訪問(wèn)時(shí)，另一個(gè)緩沖區(qū)可以進(jìn)行 USB 數(shù)據(jù)傳輸。流過(guò)大緩沖區(qū) 端點(diǎn)的數(shù)據(jù)通常是由 FIFO 接口控制，通常不許要 CPU 參與，但必要時(shí) CPU 可以存取這些。其端點(diǎn)的分布如圖 24： 圖 24 端點(diǎn)化沖區(qū)配置圖 端點(diǎn)緩沖區(qū)分為大小兩種。該芯片集成了 系統(tǒng)微處理器，兼容 ；不過(guò)該芯片只支持兩種傳輸速率：全速 12Mbps 和高速 480Mbps，不支持低速；芯片內(nèi)嵌有 IIC PROM 控制器，可以直接在 IIC 總線上懸掛 E2PROM存儲(chǔ)器。其中 CH375 芯片具有 HOST 和 Slave 模式，不過(guò)只支持 。 IIC PROM 模塊的實(shí)現(xiàn)需要考慮存儲(chǔ)空間大小、工作頻率和主控芯片是否相匹配、 是否內(nèi)嵌 IIC 控制器等問(wèn)題。 在讀或者寫的過(guò)程中，通過(guò) FIFOADR[1:0]來(lái)選擇 68013A 模塊內(nèi)部的四個(gè)EP2,EP4,EP6,EP8（ End Point）端點(diǎn)中哪一個(gè)端點(diǎn)和 FD 數(shù)據(jù)線相連接， FLAG、FLAGB、 GLAGC、 FLAGD 來(lái)標(biāo)志端點(diǎn)的 滿或者空，防止數(shù)據(jù)傳輸時(shí)的溢出，PKTEND 用來(lái)限定傳輸數(shù)據(jù)包的大小。 68013A 模塊通過(guò) IFCLK 來(lái)傳輸數(shù)據(jù)。此時(shí)就完成了芯片的初始化和配置信息的加載。 Adept USB 模塊原理 Adept USB2模塊的工作主要分為三個(gè)過(guò)程 ，模塊的初始化和配置信息的加載， USB設(shè)備的連接，數(shù)據(jù)的傳輸。 第四章介紹了 DDR2 模塊、 Strata Flash 模塊以及時(shí)鐘模塊的 原理、硬件實(shí)現(xiàn)方法和邏輯連接。 （ 4）分析所負(fù)責(zé)模塊的硬件實(shí)現(xiàn)方法，芯片的工作方式，繪制模塊的邏輯連接圖。完成的主要工作下： （ 1） 學(xué)習(xí) Virtex5 系列的相關(guān)概念和知識(shí)，著重關(guān)注 XC5VLX50T 芯片的特性，了解芯片的內(nèi)部模塊功能和作用 ?，F(xiàn)在 DDR2 模塊設(shè)計(jì)，會(huì)利用 ODT（內(nèi)部終結(jié)電阻）來(lái)簡(jiǎn)化 DQ(數(shù)據(jù)選通總線）總線設(shè)計(jì)；同時(shí)利用 ODT 能降低多重反射，提高信號(hào)完整性并增加時(shí)序余量。EasyUSB 能提供 24 為數(shù)據(jù)通道 ，而 Adept USB 能提供 8 位的數(shù)據(jù)通道。此外，目前 Xilinx 還有基于 Inter 的、成熟的可重構(gòu)邏輯技術(shù) System ACE 解決方案。 Diligent 公司的 Genesys 開(kāi)發(fā)板的核心器件則是 Virtex5 系列的XC5VLX50T 芯片，支持 Diligent USB port 和 Xilinx iMpact USB port、 Ether PHY 接口。為了和 Xilinx的 CAD工具兼容，開(kāi)發(fā)板上集成了基于 Xilinx編程電纜的 iMpact USB接口。該芯片的可配置邏輯塊包以及有 7200個(gè) Slice， 130*20的陣列以及 480Kb的最大分布式 RAM；芯片含有 48個(gè)DSP48E Slice，最大 2160Kb的 Block RAM， 6個(gè) CMT，有一個(gè)支持 PCI Express的端點(diǎn)模塊， 4個(gè)以太網(wǎng) MAC， 15個(gè) I/O bank， 480個(gè)用戶 I/O。 440 處理器、PCIe174。這時(shí)， Xilinx 就開(kāi)始研制第三代 FPGA 產(chǎn)品， AT＆ T 也開(kāi)始開(kāi)發(fā)自己的下一代 FPGA。自 Xilinx 推出第一款 FPGA 之后，世界上的其他公司也相繼推出各 自的 FPGA 產(chǎn) 品。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA 公司的 FIEX系列等。 Xilinx 的 FPGA 產(chǎn)品從最初的包含 64 個(gè) CLB、 58 個(gè) IOB 的芯片到 Virtex5 系列的 1200 個(gè) IOB， FPGA 技術(shù)發(fā)展迅速。在分析 Genesys 相關(guān)模塊工作原理的過(guò)程中， 從模塊的頂層功能定義出發(fā)，闡述了模塊的信號(hào)定義；并對(duì)部分模塊的子模塊進(jìn)行深入討論，確定模塊的硬件實(shí)現(xiàn)方法；在了解對(duì)應(yīng)芯片的數(shù)據(jù)手冊(cè)的基礎(chǔ)上，完成相關(guān)模塊的邏輯設(shè)計(jì)。 五、主要參考書及參考資料 1) 《 Genesys Board Reference manual》 Henley Court 著 2) 《 Virtex5 Family Overview 》 Xilinx 著， 3) 《 嵌入式硬件系統(tǒng)開(kāi)發(fā)流程 》 4) 《 Genesys 原理圖》 Diligent 公司著 學(xué)生 ___XX______ 指導(dǎo)教師 __XX___ 系主任 ___________ 設(shè)計(jì) 論文 ii 摘 要 隨著 FPGA 技術(shù)的不斷發(fā)展，基于 FPGA 的開(kāi)發(fā)平臺(tái)在電路系統(tǒng)設(shè)計(jì)中具有越來(lái)越大的重要性。 第 9 周到第 11 周：用 CAD 工具完成 USB， DDR22 模塊和 XC5VLX50T 的 PCB 連接電路圖。 四、進(jìn)度和要求 第 1 周： 完成任務(wù)書和開(kāi)題報(bào)告。 二、研究主要內(nèi)容 基于 XC5VLX50T 的原理，完成 USB 模塊， DDR22 模塊， Strata Flash 模塊，時(shí)鐘模塊的設(shè)計(jì)方案，實(shí)現(xiàn)相關(guān)原理圖和 PCB 圖的設(shè)計(jì)。 三、主要技術(shù)指標(biāo) 模塊：支持 Digilent Adept USB 和 Xilinx iMPACT USB. 模塊： 256MByte 容量的 SODIMM， 64