【正文】 66 FPGA 配置模塊的結(jié)構(gòu)圖見(jiàn)圖 33。 — UP START— UP 階段是 FPGA 由配置狀態(tài)過(guò)渡到用戶狀態(tài)的過(guò)程。當(dāng) M0,M1,M2 為 101，采用 JTAG 加載方式。根據(jù)訪問(wèn) Flash 地址的遞增和遞減，可以將 BPI 模式分為 BPIuP 和 BPI DOWN 模式，由模式選擇開(kāi)關(guān)決定?，F(xiàn)在， JTAG 接口還常用于實(shí)現(xiàn) ISP（ InSystem Programmable。這里僅對(duì) JTAG 模式和 BPI 模式進(jìn)行介紹。系統(tǒng)監(jiān)控器在設(shè)計(jì)中不需要顯式實(shí)例化即可獲得對(duì)其基本功能的訪問(wèn)。系統(tǒng)監(jiān)控器是圍繞一個(gè) 10 位 200kSPS ADC（模數(shù)轉(zhuǎn)換器）構(gòu)建的。 Virtex5 器件中的所有部件都使用相同的互連方案以及相同的全局布線矩陣接入方式。 4. 嵌入式塊 RAM（ BRAM） 36Kb 真雙端口 RAM 模塊資源可以編程為從 32Kx1 到 512x72 的各種深度和寬度配置。和 270176。 60 3. 數(shù)字時(shí)鐘管理模塊 （ DCM） CMT 和全局時(shí)鐘多路復(fù)用緩沖器為設(shè)計(jì)高速時(shí)鐘網(wǎng)絡(luò)提供了完善的解決方案。 2. 可配置邏輯塊（ CLB） CLB 是 FPGA 內(nèi)的基本邏輯單元。逐比特去歪斜靈活地提供精細(xì)延遲增量，以精細(xì)地生成一系列信號(hào)延遲。如圖 11 所示（注：圖 11 只是一個(gè)示意圖，實(shí)際上每一個(gè)系列的 FPGA都有其相應(yīng)的內(nèi)部結(jié)構(gòu)） 。通過(guò)燒寫文件改變查找表內(nèi)容的方法來(lái)實(shí)現(xiàn)對(duì) FPGA 的重復(fù)配置。 56 第三章 FPGA 模塊及其配置 FPGA 模塊主要為 Virtex5 芯片存儲(chǔ)和運(yùn)行 FPGA 程序方式，其配置文件的下載方式分為 JTAG 方式和 BPI 方式，而 BPI 方式下的比特流文件正是又 Strata Flash 提供。 24AA128 芯片具有 IIC 總線結(jié)構(gòu)的 E2PROM 芯片，其工作頻率和主控芯片可以很好匹配。 ●Slave FIFO模式，即從機(jī)模式，外部主控制器可以像對(duì)待普通的 FIFO一樣對(duì) CY7C68013A的多重緩沖 FIFO進(jìn)行讀寫。量子 FIFO 的數(shù)據(jù)包傳輸對(duì)于外部接口是不可見(jiàn)的；外部接口通過(guò)檢查 FULL 和EMPTY 標(biāo)志位控制與 FIFO 的數(shù)據(jù)傳輸。 EP EP EP EP8 用來(lái)處理高帶寬的 傳輸，可配置為中斷、批量或者同步端點(diǎn)。 CY7C68013A 上集成有 16KB 的片內(nèi) RAM、增強(qiáng)的 8051 微處理器、 16 位并行地址總線、 8 位數(shù)據(jù)總線、 I2C 總線、雙串口、 4K FIFO 的可配置的存儲(chǔ)器以及通用可編程接口（ GPIF）、智能串行接口引擎（ SIE）和 收發(fā)器。 Adept USB 子模塊 68013A 模塊原理 68013A 模塊提供主機(jī)與設(shè)備之間的物理連接、發(fā)送連接和數(shù)據(jù)包連接。 45 讀操作：同步方式下，當(dāng) FIFO 指針在 SLRD 有效時(shí)， IFCLK 的每一個(gè)上升沿累加；異步方式下， FIFO 指針在每次 SLRD 激活 到撤銷激活變化時(shí)累加；SLOE 提供 FD[7:0] 的使能信號(hào)。 68013A 模塊的 IIC總線上連接了一個(gè)包含有 FX2LP固件程序的 E2PROM，固件程序?qū)? E2PROM自動(dòng)下載到 68013A模塊的 RAM中， 68013A模塊內(nèi)部的 8051微處理器通過(guò)復(fù)位后運(yùn)行下載的固件代碼，此時(shí) VID/PID/DID的值包含在固件程序中。 第二章介紹 Adept USB 模塊的工作原理，給出模塊原理圖，介紹模塊信號(hào)功能定義，著重介紹了該模塊的核心子模塊的端點(diǎn)緩存技術(shù)；再進(jìn)一步介紹其子模塊 68013A 模塊、 EEPPROM 模塊、 MicroUSB 模塊的原理，給出這些子模塊硬件實(shí)現(xiàn)方法和模塊的邏輯連接設(shè)計(jì)。大多時(shí)鐘模塊的設(shè)計(jì)都會(huì)在一個(gè)標(biāo)準(zhǔn)時(shí)鐘信號(hào)的基礎(chǔ)上，通過(guò) PLL等電路，進(jìn)行降頻或者倍頻處理，產(chǎn)生需要的時(shí)鐘信號(hào)。目前很多公司做出了自己的 USB 模塊，比如 CH372 USB 模塊、 USB4711b USB 模塊、 EasyUSB 模塊、 Adept USB 模塊等。 42 研究現(xiàn)狀 FPGA 開(kāi)發(fā)板是在 FPGA 核心 芯片的 基礎(chǔ)上，集成外部功能模塊，構(gòu)成的一個(gè)完整的系統(tǒng)。 Virtex5 系列采用第二代高級(jí)芯片組合模塊 (ASMBLTM) 列式架構(gòu)，包含 5 個(gè)截然不同的平臺(tái)（ LX， LXT， SXT， TXT,FXT），是 FPGA 系列中選擇最為豐富的系列；每個(gè)平臺(tái)都擁有獨(dú)特特性，以滿足諸多高級(jí)邏輯設(shè)計(jì)的需求 由于其強(qiáng)大的功能和接口特性，而且具有跨平臺(tái)兼容性， LXT、 SXT 及 FXT 器件使用可調(diào)穩(wěn)壓器，可以在相同封裝內(nèi)實(shí)現(xiàn)引腳兼容。 1987 年 Xilinx 推出了它的第二款 3000 系列的 FPGA，距第一款 FPGA的推出只有 2 年的時(shí)間。 研究背景 FPGA 技術(shù)是 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。開(kāi)發(fā)平臺(tái)還具有 可配置的時(shí)鐘， HDMI 視頻接口， AC97 聲卡系統(tǒng)， Strata Flash 等功能模塊。 第 4 周到第 5 周： 熟悉時(shí)鐘， Strata Flash 模塊相關(guān)手冊(cè)，提出方案，設(shè)計(jì)模塊原理圖。 i 畢業(yè) 任務(wù)書 一、題目 基于 XC5VLX50T 的 USB 模塊設(shè)計(jì)。 第 6 周到第 8 周： 分析 USB， DDR22， 時(shí)鐘， StrataFlash 模塊與 XC5VLX50T 的邏輯連接關(guān)系，繪制原理圖。 本論文分析了 Genesys 開(kāi)發(fā)系統(tǒng)的部分模塊的設(shè)計(jì)原理和電路連接原理。 FPGA 是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限 的缺點(diǎn)。自從第二代 FPGA 問(wèn)世以來(lái)，各種 FPGA 的應(yīng)用開(kāi)始層出不窮，電路復(fù)雜度也相繼上升。 XC5VLX50T芯片是該系列下的一款 FPGA芯片。目前有許多基于不同核心芯片，比如 FA161 開(kāi)發(fā)板，其核心器件為 Altera Cyclone 系列的 FPGA EP1C6；開(kāi)發(fā)板上還有 接口， （ CY7C68013A）接口，以太網(wǎng)（ RTL8901S）接口，能夠?qū)崿F(xiàn) HDL 程序開(kāi)發(fā)、nois ii 程序開(kāi)發(fā)、結(jié)合 Matlab 制作 DSP。不同模塊提供的 USB 數(shù)據(jù)交換速率不一樣，通信的數(shù)據(jù)通道位數(shù)也不一樣 。 43 論文工作 論文作者在畢業(yè)設(shè)計(jì)期間對(duì) Genesys 開(kāi)發(fā)板的 FPGA 模塊， Adept USB 模塊，Strata Flash 模塊， DDR2 模塊，和四種模塊的設(shè)計(jì)原理分析，給出各芯片和XC5VLX50T 的電路連接頭。 第三章介紹 FPGA 模塊的原理， FPGA 芯片的結(jié)構(gòu)； FPGA 配置模塊的工作原理，配置方式，以及配置電路邏輯連接。此時(shí)， USB設(shè)備請(qǐng)求控制位 RENUM將自動(dòng)置為 1，表示由該固件程序來(lái)處理設(shè)備的請(qǐng)求，而不是缺省的 USB設(shè)備。寫操作：同步方式下，當(dāng) SLWR 被激活時(shí)， FD總線上的數(shù)據(jù)在每個(gè)時(shí)鐘信號(hào)的上升沿來(lái)時(shí)被寫入 FIFO（且 FIFO 指針加 1）；異步方式下， FD 總線上的數(shù)據(jù)在每次 SLWR 激活到撤銷激活變化時(shí)寫入 FIFO（并且指針加 1 ）。目前的 USB 芯片有 CH37 CYPRESS 系列、 PIC18FF4550。 49 50 68013A 模塊的內(nèi)部邏輯結(jié)構(gòu)原理圖： 圖 23 68013A 模塊邏輯結(jié)構(gòu) 68013A模塊中有三個(gè)大小固定為 64字 節(jié)的端點(diǎn)緩沖區(qū)和 4KB 的公用緩沖區(qū)（圖 23 中的 4KBFIFO），其中 4KB 的空間可以配置成多種組合。在數(shù)據(jù)傳輸時(shí)，端點(diǎn) /接口 FIFO 直接以 速率傳輸數(shù)據(jù)，無(wú)需 CPU 干預(yù)。量子 FIFO 結(jié)構(gòu)見(jiàn)圖 23。 要配置該芯片處于何種工作模式，可以通過(guò) IFCONFIG[1:0]寄存器來(lái)選擇工作模式。 1. 24AA128 芯片介紹 24AA128芯片是 16K*8的電可擦除 PROM芯片。 FPGA 模塊工作原理 FPGA 技術(shù)是 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編 程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。 根據(jù)數(shù)字電路的基本知識(shí)可以知道，對(duì)于一個(gè) n 輸入的邏輯運(yùn)算，不管是與或非運(yùn)算還是異或運(yùn)算等等，最多只可能存在 2n 種結(jié)果。 Virtex5 的 FPGA 芯片主要由 7 部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時(shí)鐘管理、嵌入塊式 RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。這 對(duì)于在源同步接口中同步信號(hào)邊沿尤其有用。 一個(gè) Virtex5 FPGA CLB 資源由 2 個(gè) Slice 組成。每個(gè) CMT 包含 2 個(gè) DCM 和一個(gè) PLL。相移輸出。此外，每個(gè) 36Kb 模塊也可配置成作 為兩個(gè)獨(dú)立的 18Kb 雙端口 RAM 模塊運(yùn)行。此外， CLB 到 CLB 的布線設(shè)計(jì)成以盡可能少的中間連線提供一整套連接功能。這個(gè) ADC 用于對(duì)若干片上傳感器進(jìn)行數(shù)字化，以提供有關(guān) FPGA 內(nèi)部物理環(huán)境的信息。這使得即使在設(shè)計(jì)周期的最后階段也可以使用系統(tǒng)監(jiān)控器。 1. JTAG 配置方式 JTAG 的全稱是 Joint Test Action Group，即聯(lián)合測(cè)試行動(dòng)小組。在線編程），對(duì)FLASH 等器件進(jìn)行編程。配置接口的時(shí)序由 FPGＡ芯片的 CLK 信號(hào)提供。在 JTAG加載模式下，含有配置信息的比特文件，在 TCK 時(shí)鐘的控制下，通過(guò) USB— JTAG連接 線，從 PC 下載的數(shù)據(jù)從 TDI 數(shù)據(jù)線 FPGA 芯片的 SRAM 中， SRAM 中的配置信息定義了 FPGA 的邏輯功能和芯片連接關(guān)系。在這個(gè)過(guò)程后， FPGA 便可以實(shí)現(xiàn)用戶編程的功能。 J T A G H E A D E RV i r t e x 5F P G A 配 置 模 塊S t r a t a F l a s hB P Ic o n f i g u r a t i o nM 0M 1M 2H S W A P E ND O N EP R O GI N I TT C KT D IT M ST D OU S BJ T A G配 置 文 件 來(lái) 源T C KT D IT M ST D O 圖 33 FPGA 模塊邏輯連接圖 注釋： Strata Flash 的具體邏輯連接關(guān)系沒(méi)有在圖中給出 ，將會(huì)在 Strata Flash 模塊中給出連接關(guān)系。 模塊的的連接關(guān)系就包含 JTAG 四線邏輯中的 TMS， SDO， TDI， TCK ，以及 Strata Flash 和 Virtex5 之間的控制信號(hào)，數(shù)據(jù)信號(hào)，地址信號(hào)線，以及 BPI的開(kāi)關(guān)控制信號(hào)。若要重新配置，只需將 PROG 置為低電平即可。 配置存儲(chǔ)器清空完成后，器件對(duì)配置模式管腳 M0,M1,M2 進(jìn)行采樣，以確定何種方式來(lái)加載配置數(shù)據(jù)。 NOR 閃存技術(shù)是現(xiàn)在市場(chǎng)主要 的非易失閃存技術(shù)之一， NOR 閃存具有很高的傳輸效率。 JTAG 測(cè)試允許多個(gè)器件 63 通過(guò) JTAG 接口串聯(lián)在一起，形成一個(gè) JTAG 鏈，能實(shí)現(xiàn)對(duì)各個(gè)器件分別測(cè)試。從模式需要外部的主智能端（如微處理器）將數(shù)據(jù)下載到 FPGA 中，其最大的優(yōu)點(diǎn)是 FPGA 的配置數(shù)據(jù)可以放在系統(tǒng)的任何存儲(chǔ)部位，包括 Flash、硬盤、網(wǎng)絡(luò)。系統(tǒng)監(jiān)控器在 FPGA 通電之后和配置之前完全可運(yùn)行。 Virtex5 系列的每個(gè)成員都包含一個(gè)系統(tǒng)監(jiān)控器模塊。第一類是全局布線資源，用于芯片內(nèi)部全局 時(shí)鐘和全局復(fù)位 /置位的布線；第二類是長(zhǎng)線資源，用以完成芯片 Bank 間的高速信號(hào)和第二全局時(shí)鐘信號(hào)的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時(shí)鐘、復(fù)位等控制信號(hào)線。時(shí)鐘樹(shù)設(shè)計(jì)為差分式 ,差分時(shí)鐘可幫助減少抖動(dòng)和占空比失真。、 180176。算術(shù)邏輯包括一個(gè)異或門（ XORG）和一個(gè)專用與門（ MULTAND），一個(gè)異或門可以使一個(gè) Slice 實(shí)現(xiàn) 2bit 全加操作，專用與門用于提高乘法器的效率；進(jìn)位邏輯由專用進(jìn)位信號(hào)和函數(shù)復(fù)用器（ MUXC）組成，用于實(shí)現(xiàn)快速的算術(shù)加減法操作； 4 輸入函數(shù)發(fā)生 器用于實(shí)現(xiàn) 4 輸入 LUT、分布式 RAM 或 16 比特移位寄存器（ Virtex5 系列芯片的 Slice 中的兩個(gè)輸入函數(shù)為 6 輸入，可以實(shí)現(xiàn) 6 輸入 LUT 或 64 比特移位寄存器）；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高 CLB模塊的處理速度