【正文】 ，所用的 VHDL語(yǔ)言的語(yǔ)句有一定的限制。在 RTL描述方式上、可以采用寄存器硬件的一一對(duì)應(yīng)的直接描述，也可以采用寄存器之間的功能描述。從編程效率和編程難度上來(lái)看，采用第二種方法的功能描述較好。但從控制的準(zhǔn)確度和連貫性考慮，用第一種較好。具體設(shè)計(jì)流程如下 : 圖 41 VHDL設(shè)計(jì)流程圖 設(shè)計(jì)開(kāi)始 編輯輸入 （ VHDL 描述 ） 編 譯 布 線 綜 合 仿 真 下 載 18 控制模塊的 VHDL設(shè)計(jì) 首先將介紹控制模塊的設(shè)計(jì)，控制模塊是整個(gè)系統(tǒng)的控制部分，它控制著其他四個(gè)模塊的工作。圖42是控制模塊的模塊圖。 KONGZHI 圖 42控制模塊圖 模塊輸入輸出信號(hào)定義 RESET: INPUT系統(tǒng)復(fù)位信號(hào)，在系統(tǒng)開(kāi)始測(cè)量前，一般需要輸入一個(gè)高電平。 SYSSTART: INPUT系統(tǒng)開(kāi)始測(cè)量信號(hào)，在脈沖的上升沿開(kāi)始觸發(fā)。 FLAG: INPUT存儲(chǔ)模塊反饋回來(lái)的標(biāo)志信號(hào)， 表示測(cè)量結(jié)果已存儲(chǔ)完畢。 BASECLK:INPUT系統(tǒng)時(shí)鐘，由晶振電路提供，系統(tǒng)設(shè)計(jì)為 20MHZ，為調(diào)試時(shí)方便，仿真時(shí)為 1KHZ。 RESETOUT: OUTPUT控制模塊產(chǎn)生的復(fù)位信號(hào)，用于顯示模塊的復(fù)位。 STARTCUNCHU: OUTPUT存儲(chǔ)開(kāi)始信號(hào)，主要控制存儲(chǔ)模塊的開(kāi)始存儲(chǔ)。 STOP: OOUTPUT存儲(chǔ)停止信號(hào)，控制存儲(chǔ)模塊的停止存儲(chǔ)。 計(jì)數(shù)模塊的 VHDL設(shè)計(jì) 模塊輸入輸出信號(hào)定義 COUNTER 圖 43 計(jì)數(shù)模塊圖 計(jì)數(shù)模塊的實(shí)質(zhì)是一個(gè)計(jì)數(shù)器，具體的計(jì)數(shù)器的計(jì)數(shù)范圍可在程序中定義， 本設(shè)計(jì)假定為 1000進(jìn)制。 上圖為計(jì)數(shù)模塊的模塊圖，模塊的輸入和輸出信號(hào)定義如下 : CHKCLK: INPUT為被測(cè)的系統(tǒng)輸入信號(hào)，為了便于仿真，輸入的是由分頻電路產(chǎn)生的頻率為 1HZ的周期方波信號(hào) CLK: INPUT為系統(tǒng)的工作時(shí)鐘，同控制模塊一樣，頻率為 1KHZ RESET: INPUT為計(jì)數(shù)模塊的復(fù)位信號(hào)，來(lái)自于控制模塊產(chǎn)生的輸出信 RESETOUT. TKEEP: OUTPUT計(jì)數(shù)模塊的測(cè)量結(jié)果，它包括三個(gè)信號(hào)， TKEEP1, TKEEP2, TKEEP3 分別表示個(gè)位數(shù)、十位數(shù)、百位數(shù)，用四位二進(jìn)制表示，這樣做的目的是為了顯示 的方便。 OUTEN: OUTPUT計(jì)數(shù)模塊的輸出使能信號(hào)，同時(shí)也是計(jì)數(shù)器的進(jìn)位信號(hào)。它的作用主要用于通知存儲(chǔ)模塊讀取 QOUT的數(shù)值。 存儲(chǔ)模塊的 VHDL設(shè)計(jì) IIC總線的基本原理 [17] RESET RESETOUT SYSSTART STOP FLAG STARTCUNCHU BASECLK RESET OUTEN CLK TKEEP1[3..0] TKEEP2[3..0] CHECLK TKEEP3[3..0] 19 IIC總線的時(shí)鐘線 SCL和數(shù)據(jù)線 SDA都是雙向傳輸線?？偩€備用時(shí) SDA和 SCL都必須保持高電平狀態(tài)，只有關(guān)閉 IIC總線時(shí) 才使 SCL鉗位在低電平。在標(biāo)準(zhǔn) IIC模式下數(shù)據(jù)下傳送速率可達(dá) 1OOKBIT/S,高速模式下可達(dá) 40OKBIT/S。 IIC總線的接口電路 為了使總線上所有電路的輸出能實(shí)現(xiàn)線“與”的邏輯功能，各個(gè) IIC總線的接口電路的輸出端必須是漏極開(kāi)路或集電極結(jié)構(gòu)，輸出端必須接上拉電阻。 IIC總線的信號(hào)及時(shí)序定義 在 IIC總線上每傳輸一位數(shù)據(jù)都有一個(gè)時(shí)鐘脈沖相對(duì)應(yīng)，其邏輯 0”和“ 1”的信號(hào)電平取決于該接點(diǎn)的正端電壓 VDD的電壓。 總線上數(shù)據(jù)的有效性 IIC總線數(shù)據(jù)傳輸時(shí)，在時(shí)鐘線高電平期間數(shù)據(jù)線上必須保持有 穩(wěn)定的邏輯電平狀態(tài)，高電平為數(shù)據(jù) 1，低電平為數(shù)據(jù) 0。只有在時(shí)鐘線為低電平時(shí)，才允許數(shù)據(jù)線上的電平狀態(tài)變化 . 總線數(shù)據(jù)傳送的起始與停止 IIC總線數(shù)據(jù)傳送時(shí)有兩種時(shí)序狀態(tài)被分別定義為起始信號(hào)和終止信號(hào) : 起始信號(hào) :在時(shí)鐘線保持高電平期間，數(shù)據(jù)線出現(xiàn)由高電平向低電平變化時(shí)啟動(dòng) IIC總線，為 HC總線的起始信號(hào)。 終止信號(hào) :在時(shí)鐘線保持高電平期間，數(shù)據(jù)線上出現(xiàn)由低到高的電平變化時(shí)將停止 IIC總線的數(shù)據(jù)傳送，為 HC總線的終止信號(hào)。 起始信號(hào)與終止信號(hào)都是由主控制器產(chǎn)生?？偩€上帶有 IIC總線接口的器件很容易檢測(cè)到這 些信號(hào)。 IIC總線上的數(shù)據(jù)傳送格式 IIC總線上傳送的每一個(gè)字節(jié)均為 8位，但每啟動(dòng)一次 IIC總線，其后的數(shù)據(jù)傳輸字節(jié)數(shù)是沒(méi)有限制的。每傳送一個(gè)字節(jié)都必須跟隨一個(gè)應(yīng)答位，并且首先發(fā)送的數(shù)據(jù)位為最高位，在全部數(shù)據(jù)傳送結(jié)束以后主控制器發(fā)送終止信號(hào)。 所以本模塊主要是設(shè)計(jì)一個(gè)工 IC總線的控制器，完成數(shù)據(jù)的存儲(chǔ)。 模塊的輸入、輸出信號(hào)定義 IICCONTROL 圖 44 存儲(chǔ)模塊圖 輸入信 號(hào) : IIDATAINI, IIDASTA2, IIDATA3: INPUT 4位數(shù)據(jù)輸入，來(lái)自計(jì)數(shù)模塊。 CLK: INPUT控制器的工作時(shí)鐘，由外加的分頻電路提供，工作頻率為 1KHZ。 WREN: INPUT控制器的寫(xiě)入使能信號(hào)，來(lái)自于計(jì)數(shù)模塊的輸出信號(hào) OUTEN。 RDEN: INPUT控制器的讀出使能信號(hào)，來(lái)自于計(jì)數(shù)模塊的輸出信號(hào) OUTEN。 START:INPUT控制器的開(kāi)始信號(hào)，來(lái)自于控制模塊的輸出信號(hào) STARTCUNCHU。 STOP: INPUT控制器的停止信號(hào)，來(lái)自于控制模塊的輸出信號(hào) STOP。 CLK START STOP FLAG WREN SDA RDEN SCL IIDATAIN1[3..0] IIDATAIN2[3..0] IIDATAIN3[3..0] 20 輸出信號(hào) : SDA: OUTPUT控制器輸出的數(shù)據(jù)信號(hào)。 SCL: OUTPUT控制器輸出的時(shí)鐘信號(hào)。 FLAG: OUTPUT標(biāo)志信號(hào)，表示這一輪存儲(chǔ)結(jié)束。 顯示模塊的 VHDL設(shè)計(jì) 顯示模塊的輸入、輸出信號(hào) DISPLAY1 圖 45顯示模塊圖 輸入信號(hào) CLKDISP: INPUT顯示模塊的時(shí)鐘。 SYSSTART: NPUT顯示模塊的復(fù)位信號(hào)，來(lái)自于控制模塊的輸出信號(hào) RESETOUT。 DATAIN1: IINPUT輸入的個(gè)位測(cè)量結(jié)果。 DATAIN2 INPUT輸入的十位測(cè)量結(jié)果。 DATAIN3: INPUT輸入的百位測(cè)量結(jié)果。 GATEIGATE3: OUTPUT顯示模塊輸出的三個(gè)數(shù)碼管的選通信號(hào)。 DIGITOUT: OUTPUT輸出的數(shù)據(jù)信號(hào)，送至七段數(shù)碼管顯示。 整體設(shè)計(jì)模塊的 VHDL描述 模塊端口信號(hào)定義 系統(tǒng)的輸入信號(hào)有 : BASECLK:為系統(tǒng)輸入的基準(zhǔn)時(shí)鐘信號(hào) ，它將同時(shí)作用于系統(tǒng)的四個(gè)分離模塊。 CHECLK:為系統(tǒng)輸入的被測(cè)信號(hào)，作用于計(jì)數(shù)模塊的被測(cè)時(shí)鐘信號(hào) CHECLK。 RESET:為系統(tǒng)輸入的復(fù)位信號(hào)，作用于控制模塊的復(fù)位信號(hào) RESET。 SYSSTART:為系統(tǒng)輸入的開(kāi)始測(cè)量脈沖信號(hào)，作用于控制模塊的開(kāi)始測(cè)量脈沖信號(hào) SYSSTART。 輸出信號(hào)有 : GATE1GATE3:為系統(tǒng)輸出的各個(gè)數(shù)碼管選通信號(hào)，即顯示模塊輸出信號(hào)，各個(gè)數(shù)碼管選通信號(hào)GATE1GATE3。 DIGITOUT:為系統(tǒng)輸出的數(shù)據(jù)信號(hào)。 SDA:為系統(tǒng)輸出的 IIC總線信號(hào)。 SCL:為系統(tǒng)輸出的 IIC總線信號(hào)。 整體模塊 VHDL設(shè)計(jì)流程 下面給出此模塊結(jié)構(gòu)體 (ARCHITECTURE)的設(shè)計(jì)流程圖 : DATA1[3..0] GATE1 DATA2[3..0] GATE2 DATA3[3..0] GATE3 SYSSTART IGITOUT[6..0] CLKDISP 21 圖 47 整體模塊流程圖 5. VHDL程序的綜合、仿真 編譯、綜合 邏輯綜合就是將較高抽象層次的描述自動(dòng)轉(zhuǎn)換到較低抽象層次描述的一種方法，就設(shè)計(jì)而言，既將RTL級(jí)的描述轉(zhuǎn)換成網(wǎng)表的過(guò)程，編譯的最終目的是為了生成可以進(jìn)行仿真 、定時(shí)分析及下載到可編程邏輯器件的相關(guān)文件，如 .enf,*.rpt,*.snf,*.pof等。 系統(tǒng) VHDL描述波形仿真 [5][11] 控制模塊仿真 當(dāng) RESET= ‘ 1’時(shí)，波形如下 : 當(dāng) RESET= ‘ 0’時(shí)，波形如下 : 開(kāi) 始 定 義 control模 塊 為 元 件 定 義 counter 模 塊 為 元 件 定 義 IICCcontrol模 塊 為 元 件 定 義 display 模 塊 為 元 件 例 化 control模 塊 例 化 counter 模 塊 例 化 IICCcontrol模 塊 結(jié) 束 例 化 display 模 塊 22 計(jì)數(shù)模塊仿真 顯示模塊仿真 顯示電路的波形圖 : 至此完成了系統(tǒng)軟件上的仿真。 結(jié) 論 本課題設(shè)計(jì)了基于 VHDL語(yǔ)言的水表抄表器的幾個(gè)模塊 :控制模塊、計(jì)數(shù) 模塊、存儲(chǔ)模塊、顯示模塊。FPGA芯片中每個(gè)模塊都通過(guò)了功能仿真與時(shí)序仿真，生成了可綜合的網(wǎng)表。仿真和測(cè)試的結(jié)果表明每個(gè)模塊均完成了其邏輯功能，并且 介紹了使用 VHDL語(yǔ)言設(shè)計(jì)數(shù)字頻率計(jì)的方法，并下載到 CPLD中組成實(shí)際電路，這樣可以簡(jiǎn)化硬件的開(kāi)發(fā)和制造過(guò)程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。同時(shí)在基本電路模塊基礎(chǔ)上，不必修改硬件電路，通過(guò)修改 VHDL源程序，增加一些新功能，滿足不同用戶的 雖然設(shè)計(jì)完成了其邏輯功能，但是整個(gè)設(shè)計(jì)還存在許多可改進(jìn)之處 : 首先，邏輯綜 合過(guò)程中，系統(tǒng)優(yōu)化的許多約束條件是相互關(guān)聯(lián)的，須反復(fù)設(shè)定約束條件，以求設(shè)計(jì)芯片面積、功耗減小。 其次，需要提高 VHDL語(yǔ)言代碼的效率，力求用最簡(jiǎn)潔的描述方式描述模塊的結(jié)構(gòu)和功能，以獲得最優(yōu)化硬件電路結(jié)構(gòu)。 再次，本系統(tǒng)可以補(bǔ)充鍵盤(pán)模塊，控制模塊將更復(fù)雜，由于時(shí)間的關(guān)系，沒(méi)有鍵盤(pán)模塊。 致 謝 在這一次的畢業(yè)設(shè)計(jì)中，本人查閱了大量的資料，參考書(shū)，期刊，集成電路手冊(cè)，并且通過(guò)網(wǎng)絡(luò)獲得了很多與設(shè)計(jì)有關(guān)的相關(guān)資料。通過(guò)對(duì)所學(xué)專業(yè)基礎(chǔ)課和專業(yè)課的理論知識(shí)的 進(jìn)一步學(xué)習(xí)，復(fù)習(xí)、鞏固和加深，做到了更深入地了解了：當(dāng)前電子設(shè)計(jì)自動(dòng)化 (EDA)的基本理論；學(xué)習(xí)了用 VHDL語(yǔ)言進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)的一般方法。在這 2－ 3 個(gè)月的畢業(yè)設(shè)計(jì)，我開(kāi)始學(xué)著自己獨(dú)立的思考問(wèn)題，通過(guò)自己的努力最終解決問(wèn)題。相信這對(duì)我以后走上工作崗位為有很大幫助的。 23 本設(shè)計(jì)的工作是在吳春富老師的精心指導(dǎo)下完成的，吳老師兢兢業(yè)業(yè)，治學(xué)嚴(yán)謹(jǐn)，處事踏實(shí)。在畢業(yè)設(shè)計(jì)中給了我很多的幫助，是我今后工作學(xué)習(xí)的榜樣。在這里衷心地感謝老師，謝謝！ 衷心的感謝在畢業(yè)設(shè)計(jì)給予我?guī)椭瑢W(xué)，他們?cè)?VHDL語(yǔ)言學(xué)習(xí)， MAX＋ PLUSⅡ軟件的使用及畢業(yè)論文的撰寫(xiě)上給了很多的指導(dǎo)意見(jiàn)。在這里，向你們表示真誠(chéng)的感謝。 參考文獻(xiàn) [1] 潘松，王國(guó)棟 .VHDL實(shí)用教程，成都 :電子科技大學(xué)出版社， [2] 潭會(huì)生，張昌凡 .EDA技術(shù)及應(yīng)用（第二版 )，西安電子科技大學(xué)出版社 , [3] 黃正瑾，徐堅(jiān)，章小麗，熊明珍 .CPLD系統(tǒng)設(shè)計(jì)技術(shù)入門(mén)與應(yīng)用 [M]，北京 :電子工業(yè)出版社， [4] 徐志軍 ,王金明 ,尹廷輝 ,蘇勇 EDA技術(shù)與 PLD設(shè)計(jì) ,人民郵電出版社 , [5] 廖裕評(píng)，陸瑞強(qiáng) .CPLD數(shù)字電路設(shè)計(jì)一使用 MAX+PLUSII入門(mén)篇 [M]，北京 :清華大學(xué)出版社， [6] 李宗伯，王蓉暉，王蕾 .VHDL設(shè)計(jì)表示和綜合 [M]，北京 :機(jī)械工業(yè)出版社， [7] 付家才 .EDA工程實(shí)踐技術(shù) ,化學(xué)工業(yè)出版社 , [8] 喬長(zhǎng)閣，薛宏熙 .用 VHDL設(shè)計(jì)電子線路 [M]，北京 :清華大學(xué)出版社， [9] Kevin VHDL設(shè)計(jì)技術(shù) [M]，南京 :東南大學(xué)出版社 [10] VHDL語(yǔ)言