【正文】 表 31 FPGA配置模塊信號功能 信號名稱 信號流向 寬 度 信號描述 HSWAPEN 輸入 1 上拉電阻控制信號，配置器件時保持電平驅(qū)動 PROG 輸入 1 重配置 FPGA信號，低電平有效 DONE 開漏輸出 1 FPGA配置指示信號。 J T A G H E A D E RV i r t e x 5F P G A 配 置 模 塊S t r a t a F l a s hB P Ic o n f i g u r a t i o nM 0M 1M 2H S W A P E ND O N EP R O GI N I TT C KT D IT M ST D OU S BJ T A G配 置 文 件 來 源T C KT D IT M ST D O 圖 33 FPGA 模塊邏輯連接圖 注釋： Strata Flash 的具體邏輯連接關(guān)系沒有在圖中給出 ，將會在 Strata Flash 模塊中給出連接關(guān)系。 模塊的的連接關(guān)系就包含 JTAG 四線邏輯中的 TMS， SDO， TDI， TCK ，以及 Strata Flash 和 Virtex5 之間的控制信號，數(shù)據(jù)信號，地址信號線，以及 BPI的開關(guān)控制信號。 Mode Jumper 通過 3 個撥動開關(guān)來選擇模式，其中 101 為 JTAG 加載模式， 010 為 BPI UP 加載模式， 110 為 BPI DOWN 加載模式 ，沒有考慮其它的幾 種配置方式。該模塊主要實現(xiàn)兩種下載方式，一種是在上電狀態(tài)下通過 JTAG 接口配置，另一種是存儲在 StrataFlash ROM 中的配置文件自動傳輸?shù)?FPGA 模塊中。在這個過程后， FPGA 便可以實現(xiàn)用戶編程的功能。若要重新配置，只需將 PROG 置為低電平即可。在 BPI 加載模式下，配置接口時序由 FPGA 芯片控制， FPGA 從外部的Strata Flash 中以字節(jié)的寬度并行地讀取配置數(shù)據(jù)，由訪問 Flash 地址的遞增或者遞減，分為 BPI UP 和 BPI DOWN 模式。系統(tǒng)里面的 Adept USB 和 Xilinx iMPACT 接口可以使用 Adept 和 Xilinx 軟件進(jìn)行 FPGA 和 Strata Flash 的編程。在 JTAG加載模式下，含有配置信息的比特文件，在 TCK 時鐘的控制下，通過 USB— JTAG連接 線，從 PC 下載的數(shù)據(jù)從 TDI 數(shù)據(jù)線 FPGA 芯片的 SRAM 中， SRAM 中的配置信息定義了 FPGA 的邏輯功能和芯片連接關(guān)系。 配置存儲器清空完成后，器件對配置模式管腳 M0,M1,M2 進(jìn)行采樣，以確定何種方式來加載配置數(shù)據(jù)。 在完成初始化后，器件會將 INIT 信號置低電平，同時開始清空配置存儲器。在系統(tǒng)上電的情況下，通過對 PROG 管腳配置低電平，便可以對 FPGA 重新配置。配置接口的時序由 FPGＡ芯片的 CLK 信號提供。 NOR 閃存技術(shù)是現(xiàn)在市場主要 的非易失閃存技術(shù)之一， NOR 閃存具有很高的傳輸效率。 2. BPI 配置模式 BPI配置模式主要用于支持標(biāo)準(zhǔn)的并行 NOR閃存以及字節(jié)位寬或滋味款的 E2PROM 芯片。 TMS、 TRST、 TCK 管腳管理 TAP 控制器操作， TDI 和 TDO 為數(shù)據(jù)寄存器提供串行通道， TDI 也為指令寄存器提供數(shù)據(jù)，然后為數(shù)據(jù)寄存器產(chǎn)生控制邏輯。在線編程），對FLASH 等器件進(jìn)行編程。 JTAG 測試允許多個器件 63 通過 JTAG 接口串聯(lián)在一起，形成一個 JTAG 鏈，能實現(xiàn)對各個器件分別測試。 JTAG 模式為調(diào)試模式，可將 PC 中的配置書記下載到 FPGA中，斷電即消失?，F(xiàn)在大多數(shù)的高級器件（包括 FPGA、 DSP、 CPU 等）都支持 JTAG 協(xié)議。 1. JTAG 配置方式 JTAG 的全稱是 Joint Test Action Group，即聯(lián)合測試行動小組。從模式需要外部的主智能端（如微處理器）將數(shù)據(jù)下載到 FPGA 中，其最大的優(yōu)點(diǎn)是 FPGA 的配置數(shù)據(jù)可以放在系統(tǒng)的任何存儲部位，包括 Flash、硬盤、網(wǎng)絡(luò)。這些模 塊具有以下特點(diǎn)： ? 符合 PCI Express 基本規(guī)范 ? 與 RocketIO 收發(fā)器配合使用可提供完整的端點(diǎn)功能 ? 每個模塊支持 1 倍、 4 倍或者 8 倍通道寬度 FPGA 配置模塊 FPGA 配置方式 Xilinx FPGA 常用的配置方式有主串模式、從串模式、 Select MAP 模式、Desktop 模式、 SPI 模式，以及 ACE 在線配置模式。這些模塊具有以下特點(diǎn)： ? 符合 IEEE 規(guī)范 62 ? 經(jīng)過 UNH 一致性測試 ? 使用 RocketIO 技術(shù)的 GRMII/GMII 接口，或者當(dāng)與 SelectIO 收 發(fā)器配合使用時的 SGMII 接口 ? 半雙工或全雙工 ? 支持巨型幀 ? 1000 BaseX PCS/PMA：當(dāng)與 RocketIO GTP 收發(fā)器配合使用 時，可提供完全 1000 BaseX 片上實現(xiàn) ? 對微處理器的 DCR 總線連接 Express集成端點(diǎn)模塊 Virtex5 LXT、 SXT、 TXT 和 FXT 器件最多包含 4 個集成端點(diǎn)模塊。這使得即使在設(shè)計周期的最后階段也可以使用系統(tǒng)監(jiān)控器。系統(tǒng)監(jiān)控器在 FPGA 通電之后和配置之前完全可運(yùn)行。提供了對單極、雙極和真差分輸入方案的支持。對外部環(huán)境的訪問是通過若干外部模擬輸入通道提供的。這個 ADC 用于對若干片上傳感器進(jìn)行數(shù)字化，以提供有關(guān) FPGA 內(nèi)部物理環(huán)境的信息。 Virtex5 系列的每個成員都包含一個系統(tǒng)監(jiān)控器模塊。因此，有必要更好地監(jiān)測 FPGA 的片上物理環(huán)境及其在系統(tǒng)內(nèi)緊鄰的周邊環(huán)境。 6. 邊界掃描 邊界掃描指令和相關(guān)的數(shù)據(jù)寄存 器支持接入和配置 Virtex5 器件的標(biāo)準(zhǔn)方法，符合 IEEE 標(biāo)準(zhǔn) 和 1532。此外， CLB 到 CLB 的布線設(shè)計成以盡可能少的中間連線提供一整套連接功能。第一類是全局布線資源，用于芯片內(nèi)部全局 時鐘和全局復(fù)位 /置位的布線；第二類是長線資源，用以完成芯片 Bank 間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時鐘、復(fù)位等控制信號線。 5. 布線資源 布線資源連通 FPGA 內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。 BlockRAM 可以級聯(lián)，以實現(xiàn)大型嵌入式存儲模塊。此外，每個 36Kb 模塊也可配置成作 為兩個獨(dú)立的 18Kb 雙端口 RAM 模塊運(yùn)行。時鐘樹設(shè)計為差分式 ,差分時鐘可幫助減少抖動和占空比失真。該模塊提供參考時鐘抖動濾波和更多頻率綜合選項。靈活的 頻率綜合提供等于輸入時鐘頻率分?jǐn)?shù)或整數(shù)倍的時鐘輸出頻率。相移輸出。、 180176。為了生成無歪斜的內(nèi)部或外部時鐘，可以把每個 DCM 都用于消除時鐘分配延遲。最多可使用 6 個 CMT 模塊，總共可提供 18 個時鐘發(fā)生器元件。每個 CMT 包含 2 個 DCM 和一個 PLL。算術(shù)邏輯包括一個異或門（ XORG）和一個專用與門（ MULTAND），一個異或門可以使一個 Slice 實現(xiàn) 2bit 全加操作，專用與門用于提高乘法器的效率；進(jìn)位邏輯由專用進(jìn)位信號和函數(shù)復(fù)用器（ MUXC）組成，用于實現(xiàn)快速的算術(shù)加減法操作； 4 輸入函數(shù)發(fā)生 器用于實現(xiàn) 4 輸入 LUT、分布式 RAM 或 16 比特移位寄存器（ Virtex5 系列芯片的 Slice 中的兩個輸入函數(shù)為 6 輸入，可以實現(xiàn) 6 輸入 LUT 或 64 比特移位寄存器）；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高 CLB模塊的處理速度。每個 CLB 具有內(nèi)部快速互連，并且連接到一個接入通用布線資源的開關(guān)矩陣。某些 CLB 中的 SLICEM 可配置成作為一個 32 位移位寄存器（或 2 個 16 位移位寄存器）或 64 位分布式 RAM 運(yùn)行。 一個 Virtex5 FPGA CLB 資源由 2 個 Slice 組成。只有相同電氣標(biāo)準(zhǔn)的端口才能連接在一起， VCCO 電壓相同是接口標(biāo)準(zhǔn)的基本條件。 外部輸入信號可以通過 IOB 模塊的存儲單元輸入到 FPGA 的內(nèi)部，也可以直接輸入 FPGA 內(nèi)部。這些區(qū)域時鐘輸入分布于限定的區(qū)域內(nèi)，以盡量減輕各 IOB 之間的時鐘歪斜。這 對于在源同步接口中同步信號邊沿尤其有用。 逐比特去歪斜電路允許 FPGA 內(nèi)部的可編程信號延遲。 IOB 支持以下單端標(biāo)準(zhǔn)： ? LVTTL ? LVCMOS（ 、 、 、 和 ） ? PCI（ 33 和 66MHz） ? PCIX ? GTL 和 GTLP ? HSTL 和 （ I、 II、 III 和 IV 級） ? HSTL （一級） ? SSTL 和 （ I 和 II 級） IOB 元件還支持以下差分信令 I/O 標(biāo)準(zhǔn)： ? LVDS 和擴(kuò)展 LVDS（僅 ） ? BLVDS（總線 LVDS） ? ULVDS ? HypertransportTM ? 差分 HSTL 和 （ I 和 II 級） ? 差分 SSTL 和 （ I 和 II 級） ? RDSD（ 點(diǎn)對點(diǎn)） 59 每個差分對使用兩個相鄰的焊盤。 圖 31 FPGA 芯片內(nèi)部結(jié)構(gòu)圖 58 每個模塊的功能如下： 1. 可編程輸入輸出單元（ IOB） 可編程輸入 /輸出單元簡稱 I/O 單元，是芯片與外界電路的接口部分，完 成不同電氣特性下對輸入 /輸出信號的驅(qū)動與匹配要求 。 Virtex5 的 FPGA 芯片主要由 7 部分完成，分別為：可編程輸入輸出單元、基本可編程邏輯單元、完整的時鐘管理、嵌入塊式 RAM、豐富的布線資源、內(nèi)嵌的底層功能單元和內(nèi)嵌專用硬件模塊。 FPGA 芯片結(jié)構(gòu) 目前主流的 FPGA 仍是基于查找表技術(shù)的，已經(jīng)遠(yuǎn)遠(yuǎn)超出了先前版本的基本性能，并且整合了常用功能（如 RAM、時鐘管理和 DSP）的硬核（ ASIC 型）模塊。目前 FPGA中多使用 4 輸入的 LUT，所以每一個 LUT 可以看成一個有 4 位地址線的 的 RAM。 FPGA 的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在 相同的電路情況下實現(xiàn)了不同的邏輯功能。 根據(jù)數(shù)字電路的基本知識可以知道，對于一個 n 輸入的邏輯運(yùn)算，不管是與或非運(yùn)算還是異或運(yùn)算等等，最多只可能存在 2n 種結(jié)果。查找表可以很好 地滿足這一要求，目前主流 FPGA 都采用了基于 SRAM 工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級 FPGA 采用 Flash 或者熔絲與反熔絲工藝的查找表結(jié) 構(gòu)。 FPGA 的邏輯是通過向內(nèi)部靜態(tài)存儲單元加載編程數(shù)據(jù)來實現(xiàn)的，存儲在存儲器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與 I/O 間的聯(lián)接方式，并最終決定了 FPGA所能實現(xiàn)的功能， FPGA 允許無限次的編程 。 現(xiàn)場可編程門陣列（ FPGA）是可編程器件。 FPGA 模塊工作原理 FPGA 技術(shù)是 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編 程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。在確定模塊的硬件實現(xiàn)方法時，對不同芯片的性能、 應(yīng)用及市場價格進(jìn)行比較，特別是 E2PROM 模塊芯片選擇的時鐘工作頻率的匹配。 MicroUSB 支持OTG，和 MiniUSB 一樣，也是 5pin。芯片的其它特性如下： ? 低功耗的 CMOS技術(shù)， 3mA,最大讀電流 400uA ? 2線的串行接口總線， IIC可用 ? 支持八個設(shè)備級聯(lián) ? 自定時的擦除 /寫入周期， 5ms的最大寫周期時間 ? 支持 64byte的頁寫入技術(shù) ? 斯密特觸發(fā)器輸入來抑制噪聲 ? 100,000次擦除 /寫入 ? 數(shù)據(jù)保留大于 200年 ? 8引腳的 PDIP， SOIC， TSSOP， MSOP和 DFN封裝形式 2. 24AA128 的模塊結(jié)構(gòu)框圖 圖 27 24AA128的模塊原理圖 表 24 24AA128芯片內(nèi)部信號功能 信號名稱 寬 度 信號描述 A0 1 用戶配置地址線 A1 1 A2 1 WP 1 寫保護(hù)； WP 接高電平時只能有讀操作 SDA 1 IIC總線的串行數(shù)據(jù)線 54 SCL 1 IIC總線的串行時鐘線 由于只連接了一個外部模塊，不需要進(jìn)行地址選擇，所以設(shè)計中的 A2,A1,A0會被設(shè)置成邏輯“ 001”電平