【正文】 U。三組輸出數(shù)字 DATAOUTI,DATAOUT2, DATAOUT3由選擇線 SEL控制，輪流輸出至 DIGITOUT。1 END ARCH。 END BIN2LED。 ENTITY BIN2LED IS PORT(BIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 程序清單如下 : LIBRARY IEEE。 VHDL 顯示模塊的 VHDL描述有以下兩個(gè)組件。 29 END PROCESS。 END IF。 SDA=CLK。 P5:PROCESS (STOP, CLK, FINISHED) BEGIN IF STOP=‘ 1’ THEN IF FINISHED= ‘ 1’ THEN IF (CLK’ EVENT AND CLK=‘ 1’ )THEN FLAG= ‘ 1’ 。 FINISHED=‘ 1’ 。 END CASE。 WHEN T6= SDA= ‘ 0’ 。 WHEN T5= SCL= ‘ 0’ 。 SCL=‘ 1’ 。 STATE=T4A。 WHEN T4= SDA=‘ 039。 WHEN T3= SDA=‘ 0’ 。 ELSE STATE=T0。 SCL=‘ 0’ 。 ‘ 0’ 。 STATE=T2。 WHEN TlA= SCL=‘ 1’ 。 SDA=SDAREG。 END IF。 STATE=T1。 CASE STATE IS WHEN T0= IF CMDREG= ‘ 1’ THEN SDA=SDAREG。 END IF。 STATE=T0。 BEGIN IICDATA=IIDATA。 END PROCESS。 CMDREG=‘ 1’ 。 P3:PROCESS(RDEN) BEGIN IF RDEN=‘ 1’ THEN SDA=CLK。 END IF。 WHEN OTHERS=IIDATA=Z。 WHEN O1=IIDATA=REGDATA2。 ELSIF RISING_EDGE(CLK) THEN SEL=SEL+01。 END PROCESS。 END IF。 REGDATA2=IIDATAIN2。 SIGNAL STATE: STATES。 SIGNAL REGDATA1,REGDATA2,REGDATA3:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL IICDATA: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL SEL: STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL SCLREG: STD_LOGIC。 SCL: OUT STD_LOGIC)。 FLAG: OUT STD_LOGIC。 ENTITY IICCONTROL IS PORT (CLK, START, STOP, WREN, RDEN: IN STD_LOGIC。 USE 。 VHDL設(shè)計(jì) 根據(jù)存儲(chǔ)模塊的流程圖，存儲(chǔ)模塊的具體的 VHDL清單如下 : LIBRARY IEEE。 END PROCESS。 END IF。 TKEEP2(=TCOU2。EVENT AND CHECLK= ‘ 1’ THEN OUTEN=OUTEN1。TKEEP3=0000。 P2:PROCESS(RESET,CHECLK) BEGIN 26 IF RESET= ‘ 1’ THEN TKEEP1=0000。 END IF。 END IF。 TCOU2= 0000。 END IF。 ELSE TCOU1=TCOU1+1。TCOU3=TCOU3+1 ELSIF TCOU1=1001 THEN TCOU1=0000。 ELSIF TCOUl=1010 AND TCOU2=1001 THEN TCOU1=0000。TCOU3=1010。 ELSE IF TCOU1=1001 AND TCOU2=1001 AND TCOU3=1001 THEN TCOU1=0000。 ELSE IF CLK39。TCOU3=0000。 BEGIN P1:PROCESS(RESET,CLK) BEGIN IF RESET=‘ 1’ THEN TCOU1=0000。 SIGNAL TCOU2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE P OF COUNTER IS SIGNAL OUTEN1:STD_LOGIC。 TKEEP3: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 TKEEP1: OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CHECLK: IN STD_LOGIC。 ENTITY COUNTER IS PORT( RESET: IN STD_LOGIC。 USE 。 VHDL設(shè)計(jì) 由于計(jì)數(shù)模塊的程序比較簡(jiǎn)單，是一個(gè)帶有進(jìn)位標(biāo)志的計(jì)數(shù)器，下面是其程序清單 : LIBRARY IEEE。 STARTCUNCHU=KSTARTOUT。 END PROCESS。 END IF。 END IF。 STOP=‘ 1’ 。)THEN IF(BASECLK39。 BEGIN Pl:PROCESS (RESET, SYSSTART, FLAG, BASECLK) BEGIN IF (FLAG=‘ 1’ )THEN IF(SYSSTART=‘ 139。 ARCHITECTURE BEHAV OF KONGZHI3 IS SIGNAL KRESETOUT: STD_LOGIC。 STARTCUNCHU:OUT STD_LOGIC)。 STOP: IN STD_LOGIC。 FLAG: IN STD_LOGIC。 ENTITY KONGZHI3 IS PORT(RESET:IN STD_LOGIC。 USE 。 下面是程序清單 : LIBRARY IEEE。 參考文獻(xiàn) [1] 潘松，王國(guó)棟 .VHDL實(shí)用教程，成都 :電子科技大學(xué)出版社， [2] 潭會(huì)生，張昌凡 .EDA技術(shù)及應(yīng)用（第二版 )，西安電子科技大學(xué)出版社 , [3] 黃正瑾，徐堅(jiān)，章小麗，熊明珍 .CPLD系統(tǒng)設(shè)計(jì)技術(shù)入門(mén)與應(yīng)用 [M]，北京 :電子工業(yè)出版社， [4] 徐志軍 ,王金明 ,尹廷輝 ,蘇勇 EDA技術(shù)與 PLD設(shè)計(jì) ,人民郵電出版社 , [5] 廖裕評(píng)，陸瑞強(qiáng) .CPLD數(shù)字電路設(shè)計(jì)一使用 MAX+PLUSII入門(mén)篇 [M]，北京 :清華大學(xué)出版社， [6] 李宗伯，王蓉暉，王蕾 .VHDL設(shè)計(jì)表示和綜合 [M]，北京 :機(jī)械工業(yè)出版社， [7] 付家才 .EDA工程實(shí)踐技術(shù) ,化學(xué)工業(yè)出版社 , [8] 喬長(zhǎng)閣，薛宏熙 .用 VHDL設(shè)計(jì)電子線路 [M]，北京 :清華大學(xué)出版社， [9] Kevin VHDL設(shè)計(jì)技術(shù) [M]，南京 :東南大學(xué)出版社 [10] VHDL語(yǔ)言 100例詳解 — 北京理工大學(xué) ASIC研 究所 [M].北京 :清華大學(xué)出版社， [11] Victor , , Bill , Irwin. DIGITAL LOGIC CIRCUITANALYSISamp。在這里衷心地感謝老師，謝謝！ 衷心的感謝在畢業(yè)設(shè)計(jì)給予我?guī)椭瑢W(xué)，他們?cè)?VHDL語(yǔ)言學(xué)習(xí)， MAX＋ PLUSⅡ軟件的使用及畢業(yè)論文的撰寫(xiě)上給了很多的指導(dǎo)意見(jiàn)。 23 本設(shè)計(jì)的工作是在吳春富老師的精心指導(dǎo)下完成的，吳老師兢兢業(yè)業(yè)，治學(xué)嚴(yán)謹(jǐn)，處事踏實(shí)。在這 2－ 3 個(gè)月的畢業(yè)設(shè)計(jì)，我開(kāi)始學(xué)著自己獨(dú)立的思考問(wèn)題，通過(guò)自己的努力最終解決問(wèn)題。 致 謝 在這一次的畢業(yè)設(shè)計(jì)中，本人查閱了大量的資料，參考書(shū)，期刊，集成電路手冊(cè)，并且通過(guò)網(wǎng)絡(luò)獲得了很多與設(shè)計(jì)有關(guān)的相關(guān)資料。 其次，需要提高 VHDL語(yǔ)言代碼的效率，力求用最簡(jiǎn)潔的描述方式描述模塊的結(jié)構(gòu)和功能，以獲得最優(yōu)化硬件電路結(jié)構(gòu)。仿真和測(cè)試的結(jié)果表明每個(gè)模塊均完成了其邏輯功能，并且 介紹了使用 VHDL語(yǔ)言設(shè)計(jì)數(shù)字頻率計(jì)的方法，并下載到 CPLD中組成實(shí)際電路，這樣可以簡(jiǎn)化硬件的開(kāi)發(fā)和制造過(guò)程，而且使硬件體積大大縮小，并提高了系統(tǒng)的可靠性。 結(jié) 論 本課題設(shè)計(jì)了基于 VHDL語(yǔ)言的水表抄表器的幾個(gè)模塊 :控制模塊、計(jì)數(shù) 模塊、存儲(chǔ)模塊、顯示模塊。 整體模塊 VHDL設(shè)計(jì)流程 下面給出此模塊結(jié)構(gòu)體 (ARCHITECTURE)的設(shè)計(jì)流程圖 : DATA1[3..0] GATE1 DATA2[3..0] GATE2 DATA3[3..0] GATE3 SYSSTART IGITOUT[6..0] CLKDISP 21 圖 47 整體模塊流程圖 5. VHDL程序的綜合、仿真 編譯、綜合 邏輯綜合就是將較高抽象層次的描述自動(dòng)轉(zhuǎn)換到較低抽象層次描述的一種方法，就設(shè)計(jì)而言，既將RTL級(jí)的描述轉(zhuǎn)換成網(wǎng)表的過(guò)程，編譯的最終目的是為了生成可以進(jìn)行仿真 、定時(shí)分析及下載到可編程邏輯器件的相關(guān)文件，如 .enf,*.rpt,*.snf,*.pof等。 SDA:為系統(tǒng)輸出的 IIC總線信號(hào)。 輸出信號(hào)有 : GATE1GATE3:為系統(tǒng)輸出的各個(gè)數(shù)碼管選通信號(hào)，即顯示模塊輸出信號(hào)，各個(gè)數(shù)碼管選通信號(hào)GATE1GATE3。 RESET:為系統(tǒng)輸入的復(fù)位信號(hào)，作用于控制模塊的復(fù)位信號(hào) RESET。 整體設(shè)計(jì)模塊的 VHDL描述 模塊端口信號(hào)定義 系統(tǒng)的輸入信號(hào)有 : BASECLK:為系統(tǒng)輸入的基準(zhǔn)時(shí)鐘信號(hào) ，它將同時(shí)作用于系統(tǒng)的四個(gè)分離模塊。 GATEIGATE3: OUTPUT顯示模塊輸出的三個(gè)數(shù)碼管的選通信號(hào)。 DATAIN2 INPUT輸入的十位測(cè)量結(jié)果。 SYSSTART: NPUT顯示模塊的復(fù)位信號(hào)，來(lái)自于控制模塊的輸出信號(hào) RESETOUT。 FLAG: OUTPUT標(biāo)志信號(hào)，表示這一輪存儲(chǔ)結(jié)束。 CLK START STOP FLAG WREN SDA RDEN SCL IIDATAIN1[3..0] IIDATAIN2[3..0] IIDATAIN3[3..0] 20 輸出信號(hào) : SDA: OUTPUT控制器輸出的數(shù)據(jù)信號(hào)。 START:INPUT控制器的開(kāi)始信號(hào)，來(lái)自于控制模塊的輸出信號(hào) STARTCUNCHU。 WREN: INPUT控制器的寫(xiě)入使能信號(hào)，來(lái)自于計(jì)數(shù)模塊的輸出信號(hào) OUTEN。 模塊的輸入、輸出信號(hào)定義 IICCONTROL 圖 44 存儲(chǔ)模塊圖 輸入信 號(hào) : IIDATAINI, IIDASTA2, IIDATA3: INPUT 4位數(shù)據(jù)輸入，來(lái)自計(jì)數(shù)模塊。每傳送一個(gè)字節(jié)都必須跟隨一個(gè)應(yīng)答位，并且首先發(fā)送的數(shù)據(jù)位為最高位，在全部數(shù)據(jù)傳送結(jié)束以后主控制器發(fā)送終止信號(hào)?？偩€上帶有 IIC總線接口的器件很容易檢測(cè)到這 些信號(hào)。 終止信號(hào) :在時(shí)鐘線保持高電平期間，數(shù)據(jù)線上出現(xiàn)由低到高的電平變化時(shí)將停止 IIC總線的數(shù)據(jù)傳送，為 HC總線的終止信號(hào)。 總線上數(shù)據(jù)的有效性 IIC總線數(shù)據(jù)傳輸時(shí)，在時(shí)鐘線高電平期間數(shù)據(jù)線上必須保持有 穩(wěn)定的邏輯電平狀態(tài)，高電平為數(shù)據(jù) 1，低電平為數(shù)據(jù) 0。 IIC總線的接口電路 為了使總線上所有電路的輸出能實(shí)現(xiàn)線“與”的邏輯功能，各個(gè) IIC總線的接口電路的輸出端必須是漏極開(kāi)路或集電極結(jié)構(gòu)，輸出端必須接上拉電阻?？偩€備用時(shí) SDA和 SCL都必須保持高電平狀態(tài)，只有關(guān)閉 IIC總線時(shí) 才使 SCL鉗位在低電平。它的作用主要用于通知存儲(chǔ)模塊讀取 QOUT的數(shù)值。 上圖為計(jì)數(shù)模塊的模塊圖，模塊的輸入和輸出信號(hào)定義如下 : CHKCLK: INPUT為被測(cè)的系統(tǒng)輸入信號(hào)，為了便于仿真，輸入的是由分頻電路產(chǎn)生的頻率為 1HZ的周期方波信號(hào) CLK: INPUT為系統(tǒng)的工作時(shí)鐘，同控制模塊一樣，頻率為 1KHZ RESET: INPUT為計(jì)數(shù)模塊的復(fù)位信號(hào)，來(lái)自于控制模塊產(chǎn)生的輸出信 RESETOUT. TKEEP: OUTPUT計(jì)數(shù)模塊的測(cè)量結(jié)果，它包括三個(gè)信號(hào)， TKEEP1, TKEEP2, TKEEP3 分別表示個(gè)位數(shù)、十位數(shù)、百位數(shù)，用四位二進(jìn)制表示，這樣做的目的是為了顯示 的方便。 STOP: OOUTPUT存儲(chǔ)停止信號(hào)，控制存儲(chǔ)模塊的停止存儲(chǔ)。 RESETOUT: OUTPUT控制模塊產(chǎn)生的復(fù)位信號(hào)，用于顯示模塊的復(fù)位。 FLAG: INPUT存儲(chǔ)模塊反饋回來(lái)的標(biāo)志信號(hào)， 表示測(cè)量結(jié)果已存儲(chǔ)完畢。 KONGZHI