畢業(yè)論文設(shè)計(jì)-基于vhdl語言的八路數(shù)字搶答器設(shè)計(jì)(參考版)
2025-01-19 20:58本頁面
【正文】 石家莊經(jīng)濟(jì)學(xué)院本科生科技論文 15 參考文獻(xiàn) 1．劉昌華等 編著，《數(shù)字邏輯 EDA 設(shè)計(jì)與實(shí)踐》國防工業(yè)出版社， 2022 2．譚會生等 主編，《 EDA 技術(shù)及應(yīng)用》，西安電子科技大學(xué)出版社， 2022 3．潘松等 主編，《 EDA 技術(shù)實(shí)用教程 》， 科學(xué) 出版社， 2022 4．雷伏容 主編，《 VHDL 電路設(shè)計(jì)》，清華大學(xué)出版社， 2022 5． Charles 等著，《數(shù)字系統(tǒng)設(shè)計(jì)與 VHDL》，電子工業(yè)出版社 6． 丁建偉 .《 搶答器電路設(shè)計(jì) 》 [J].蘭州工業(yè)高等?？茖W(xué)校學(xué)報(bào) ,2022,(04).1317. 7． 王冬梅 ,張建秋 .《 八路搶答器設(shè)計(jì)與實(shí)現(xiàn) 》 [J]. 佳木斯大學(xué)學(xué)報(bào) (自然科學(xué)版 ), 2022,(06).2226. 8． 蔡明生 ,黎福海 ,徐文玉 .《電子設(shè)計(jì)》 .北京 :高等教育出版社 .2022. 9． 王樹昆 ,趙曉巍 ,《 EDA 技術(shù)在教學(xué)中的應(yīng)用》 .吉林工程技術(shù)師范學(xué)院學(xué)報(bào) ,2022。當(dāng)一個(gè)設(shè)計(jì)項(xiàng)目定義了外部界面（端口），在其內(nèi)部設(shè)計(jì)完成后，其他的設(shè)計(jì)就可以利用外部端口直接調(diào) 用這個(gè)項(xiàng)目。除了含有許多具有硬件特征的語句外，其形式、描述風(fēng)格及語法十分類似于計(jì)算機(jī)高級語言。整體電路圖如圖 10 所示。 END rt1。ff0=0000。 ff2=f2。ee1=e1。dd0=0000。 dd2=d2。cc1=c1。bb0=0000。 bb2=b2。aa1=a1。 END IF。 END IF。139。 END IF。 f2:=f239。 f2:=0000。 END IF。 ELSE e1:=e139。139。 ELSE e1:=1001。 ELSIF(choose=010000)THEN IF(e1=0000)THEN IF(e2=0000)THEN e1:=0000。139。 END IF。 d2:=d239。 d2:=0000。 END IF。 ELSE c1:=c139。139。 ELSE c1:=1001。 ELSIF(choose=000100)THEN IF(c1=0000)THEN IF(c2=0000)THEN c1:=0000。139。 END IF。 b2:=b239。 b2:=0000。 END IF。 ELSE a1:=a139。139。 ELSE a1:=1001。)THEN IF(choose=000001)THEN IF(a1=0000)THEN IF(a2=0000)THEN a1:=0000。 ELSIF(sub=39。 END IF。 ELSE f1:=f1+39。139。 IF(f2=1001)THEN f2:=0000。 END IF。 ELSE e1:=e1+39。139。 IF(e2=1001)THEN e2:=0000。 END IF。 ELSE d1:=d1+39。139。 IF(d2=1001)THEN d2:=0000。 END IF。 ELSE c1:=c1+39。139。 IF(c2=1001)THEN c2:=0000。 END IF。 ELSE b1:=b1+39。139。 IF(b2=1001)THEN 石家莊經(jīng)濟(jì)學(xué)院本科生科技論文 12 b2:=0000。 END IF。 ELSE a1:=a1+39。139。 IF(a2=1001)THEN a2:=0000。139。139。 ELSIF(clk39。 f2:=0001。 e2:=0001。 d2:=0001。 c2:=0001。 置 100 b2:=0001。)THEN a2:=0001。 BEGIN IF(clr=39。 VARIABLE e1,e2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 VARIABLE c1,c2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE rt1 OF score IS BEGIN PROCESS(choose,clk,add,sub) VARIABLE a1,a2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 dd0,dd1,dd2,ee0,ee1,ee2,ff0,ff1,ff2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 choose:IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 USE 。 圖 9 計(jì)分模塊圖 LIBRARY IEEE。 計(jì)分模塊： 設(shè)置一個(gè)計(jì)分電路，每組開始設(shè)置 100 分，由主持人計(jì)分，答對一次加 10 分，答錯(cuò)一次減 10 分。 END PROCESS。 ELSIF(sel=101)THEN yyy=xx2。 IF(sel=011)THEN yyy=xx0。 END IF。 ELSIF(sel=001)THEN yyy=ff1。 END IF。 ELSIF(sel=001)THEN yyy=ee1。 END IF。 ELSIF(sel=001)THEN yyy=dd1。 END IF。 ELSIF(sel=001)THEN yyy=cc1。 END IF。 ELSIF(sel=001)THEN yyy=bb1。 END IF。 ELSIF(sel=001)THEN yyy=aa1。g。 BEGIN sel=iamp。 END mux18。 g,h,i:IN STD_LOGIC。 xx0,xx1,xx2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ee0,ee1,ee2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 cc0,cc1,cc2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 ENTITY mux18 IS PORT(aa0,aa1,aa2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 石家莊經(jīng)濟(jì)學(xué)院本科生科技論文 10 圖 8 動(dòng)態(tài)顯示模塊圖 LIBRARY IEEE。 顯示模塊設(shè)計(jì)： 由于試驗(yàn)箱的限制，附加了動(dòng)態(tài)顯示模塊。 end process。 END IF。warns=39。139。139。139。139。139。139。139。139。139。139。139。139。1
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