【正文】 圖 43 HDB3編碼器仿真波形圖 佳木斯大學學士學位論文 29 佳木斯大學信息電子技術(shù)學院 圖 46 CD4052連接圖 注：編碼器的整體程序設(shè)計見附錄 C4052 HDB3_out X B A X0 X1 X2 X3 Code_out[1] Code_out[0] GND GND +5V 5V INH 圖 47 HDB3時序仿真波形圖 佳木斯大學學士學位論文 30 佳木斯大學信息電子技術(shù)學院 總 結(jié) EDA 技術(shù)本身是一種工業(yè)生產(chǎn)技術(shù)，在實踐中運用基于硬件描述語言的可編程芯片開發(fā)技術(shù)可對通信系統(tǒng)中的相關(guān)電路進行硬件描述，然后用 CPLD／FPGA 實現(xiàn)數(shù)字通信系統(tǒng)，同時結(jié)合 電子 設(shè)計自動化和電路仿真技術(shù)即可縮小產(chǎn)品的設(shè)計周期，降低可能發(fā)生的錯誤，提高通信產(chǎn)品的開發(fā)效益。比較直接的方式，就是利用編碼結(jié)果，控制多路模擬選擇開關(guān)來實現(xiàn)，如利用雙 4 選一的多路模擬選擇開關(guān) CD4052，其功能表如表 42 所示。 圖 44 B 碼產(chǎn)生單元的工作流程圖 圖 55 單極性 雙極性轉(zhuǎn)換單元的工作流程圖 佳木斯大學學士學位論文 28 佳木斯大學信息電子技術(shù)學院 實現(xiàn)單／雙極性變換的硬件電路 表 42 CD4052 轉(zhuǎn)換特性 控制信號 導通通道 INH B A 0 0 0 X0 YO 0 0 1 X1 Y1 0 1 0 X2 Y2 0 1 1 X3 Y3 1 X X 無 將上述的程序下載到可編程器件中，產(chǎn)生的編碼結(jié)果是單極性雙電平信號。 經(jīng)過單極性一雙極性轉(zhuǎn)化單元， +1(包括 “+1”、 “+V”、 “+B”)用 2 位二進制碼“01”表示， 1(包括 “1”、 “V”、 “B”)用 2 位二進制碼 “11”表示， 0 用 2 位二進制碼 “00”表示，這樣編碼的好處是，當我們把編 碼形成的二位二進制碼的高位視為有符號數(shù)的符號位時， “01”、 “11”、 “00”分別對應(yīng) + 0．這樣方便我們觀察仿真結(jié)果。從前面的程序知道，“V”、 “B”、 “1”已經(jīng)分別用雙相碼 “11”、 “10”、 “01”標識之， “0”用 “00”標識，所以通過以下的程序我們可以很容易實現(xiàn)。 單極性 雙極性轉(zhuǎn)換單元 (singIe2doubIe) 根據(jù) HDB3 的編碼規(guī)則，我們可以知道， V碼的極性是正負交替的，余下的1 碼和 B 碼看成為一體且是正負交替的，同時滿足 V碼的極性與前面的非零碼極性一致。圖 44 所示為 B 碼產(chǎn)生單元的工作流程圖。因此，在判斷某一 0 是否應(yīng)被轉(zhuǎn)化為 B 時，首先應(yīng)保證其后第三位碼元為 V碼元，因此，必須對當前碼元進行暫存，等待其后第三位碼元的到來。圖 42 所示為 V碼產(chǎn)生單元的工作流程圖。 V碼產(chǎn)生單元（ V_GEN） V碼產(chǎn)生單元的功能實際上就是對消息代碼里的四連 0 串的檢測，即當出現(xiàn)四個連 0 串的時候，把第四個 0 碼變換成 V 碼，而在其他情況下，則保持消息代碼的原樣輸出。這樣可以提高系統(tǒng)的效率，同時減小系統(tǒng)延時。 分析 HDB3 的編碼結(jié)果： V 碼的極性是正負交替的，余下的 1 碼和 B 碼看成 為一體也是正負交替的，同時滿足 V 碼的極性與前面的非零碼極性一致。 NRZ碼轉(zhuǎn)換為 HDB3 碼的過程如表 4l 舉例所示。 (2)檢查 AMI 碼中的連 0 情況，當無 4 個或 4 個以上的連 0 串時，則保持 AMI的形式不變；若出現(xiàn) 4 個或 4 個以上連 0 串時，則將 1 后的第 4 個 0 變?yōu)榕c前一非 0 碼 (+1 或 1)同極性的符號，用 V表示 (+n己為 +V， n己為 V)。 HDB3碼的編碼規(guī)則 (1)將消息代碼 變換成 AMI 碼； AMI 碼 (Alternate Mark Inversion)全稱是傳號交替反轉(zhuǎn)碼。這樣，設(shè)計人員自行開發(fā)的 IP 模塊在集成電路設(shè)計中占有重要的地位。 VHDL語言中設(shè)計實體、程序包、設(shè)計庫，為設(shè)計人員重復利用已有的設(shè)計提供了諸多佳木斯大學學士學位論文 25 佳木斯大學信息電子技術(shù)學院 技術(shù)手段。 4) VHDL語言標準、規(guī)范，易于共享和復用 由于 VHDL語言已成為一種 IEEE 的工業(yè)標準，這樣，設(shè)計成果 便于復用和交流，反過來也更進一步推動 VHDL語言的推廣及完善。這樣，在工藝變更時，只要改變相應(yīng)的映射工具就行了。 3) VHDL語言描述與工藝不發(fā)生關(guān)系 在用 VHDL語言設(shè)計系統(tǒng)硬件時，沒有嵌入工藝信息。另外，高層次的行為描述可以與低層次的 RTL 描述和結(jié)構(gòu)描述混合使用。這給 VHDL語言進一步推廣和應(yīng)用創(chuàng)造了良好的環(huán)境。其范圍之廣是其他方法所不能比擬的。 VHDL 語言 常用的硬件描述性語言有 VHDL、 Verilog 和 ABEL 語言。需要注意的是，印刷電路板本身的物理特性也會影響電路的邏輯關(guān)系。 系統(tǒng)的物理實現(xiàn) 物理實現(xiàn)是指用實際的器件實現(xiàn)數(shù)字系統(tǒng)的設(shè)計，用儀表測量設(shè)計的電路是否符合設(shè)計要求。目前，數(shù)字電路設(shè)計的 EDA 軟件都具有仿真功能，先通過系統(tǒng)仿真，當系統(tǒng)仿真結(jié)果正確后再進行實際電路的測試。 當電路設(shè)計完成后必須驗證設(shè)計是否正確。電路級設(shè)計的結(jié)果常采用兩種方式來表達：電路圖方式和硬件描述語言方式。 對系統(tǒng)的邏輯描述可先采用較粗略的邏輯流程圖，再將邏輯流程圖逐步細化為詳細邏輯流程圖，最后將詳細邏輯流程表示成與硬件有對應(yīng)關(guān)系的形式，為下一步的電路級設(shè)計提供依據(jù)。 系統(tǒng)（或模塊）邏輯描述 當系統(tǒng)中各個子系統(tǒng)（指最低層子系統(tǒng)）和模塊的邏輯功能和結(jié)構(gòu)確定后，則需采用比較規(guī)范的形式來描述系統(tǒng)的邏輯功能。如果某一部分的規(guī)模仍嫌大，則需要進一步劃分 。確定算法是數(shù)字系統(tǒng)設(shè)計中最具創(chuàng)造性的一環(huán)，也是最難的一步。一個數(shù)字系統(tǒng)的邏輯運算往往有多種算法，設(shè)計者的任務(wù)不但是要找出各種算法，還必須比較優(yōu)劣，取長補短，從中確定最合理的一種。所以，分析系統(tǒng)的任務(wù)必須細致、全面，不能有理解上的偏差和疏漏。在設(shè)計任務(wù)書中，可用各種方式提出對整個數(shù)字系統(tǒng)的邏輯要求，常用的方式有自然語言、邏輯流程圖、時序圖或幾種方法的結(jié)合。一個號的設(shè)計，應(yīng)該滿足 “和諧 ”的基本特征，對數(shù)字系統(tǒng)可以根據(jù)以下幾點作出判斷： 設(shè)計是否總體上流暢，無拖泥帶水的感覺；資源分配、 I/O 分配是否合理，是否沒有任何設(shè)計上和性能上的瓶頸，系統(tǒng)結(jié)構(gòu)是否協(xié)調(diào)；是否具有良好的可觀測性；是否易于修改和移植；器件的特點是否能得到充分的發(fā)揮。具體設(shè)計中，各個最優(yōu)化目標間可能會產(chǎn)生沖突，這時應(yīng)滿足設(shè)計的主要要求 。 所謂的邊界條件，是指器件的資源及性能限制。 佳木斯大學學士學位論文 22 佳木斯大學信息電子技術(shù)學院 最優(yōu)化設(shè)計 由于可編程器件的邏輯資源、連接資源和 I/O 資源有限，器件的速度和性能也是有限的，用器件設(shè)計系統(tǒng)的過程相當于求 最優(yōu)解的過程。因此在設(shè)計時盡可能采用同步電路進行設(shè)計，避免使用異步電路。 建立 觀測器，應(yīng)遵循以下原則：則有系統(tǒng)的關(guān)鍵點信號，如時鐘、同步信號和狀態(tài)等信號；具體代表性的節(jié)點和線路上的信號；具備簡單的 “系統(tǒng)工作是否正常 ”的判斷能力。掌握分割程度，可以遵循以下的原則：分割后最低層的邏輯塊應(yīng)適合用邏輯語言進行表達；相似的功能應(yīng)該設(shè)計成共享的幾本模塊；接口信號盡可能少；同層次的模塊之間，在資源和 I/O 分配上，盡可能平衡，以使結(jié)構(gòu)勻稱；模塊的劃分和設(shè)計，盡可能做到通用性好，易于移植。分割過程中，若分割過粗，則不易于用邏輯語言表達；分 割過細則帶來不必要的重復和繁瑣。雖然具體設(shè)計的條件和要求千差萬別，實現(xiàn)的方法也各不相同，但數(shù)字系統(tǒng)設(shè)計還是具備一些共同的方法和準則的。同時，應(yīng)在各個設(shè)計層次上，考慮相應(yīng)的仿真驗證問題。在這種情況下，應(yīng)用自頂向下的設(shè)計方法便于由多個設(shè)計者同時進行設(shè)計，對設(shè)計任務(wù)進行合理分配，用系統(tǒng)工程的方法對設(shè)計進行管理。 適合多個設(shè)計者同時進行設(shè)計。對設(shè)計的描述從上到下逐步由粗略到詳細，符合常規(guī)的邏輯思維習慣。采用該方法設(shè)計時，高層次設(shè)計進行功能和接口描述，說明模塊的功能和接口，模塊功能的更詳細的描述在下一設(shè)計層次說明，最底層的設(shè)計才涉及到具體的寄存器和邏輯門電路等實現(xiàn)方式的描述。 數(shù)字設(shè)計系統(tǒng)的設(shè)計一般采用自頂向下、由粗到細、逐步求精的方法。同時控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)的界限劃分也比較困難 ，需要反復比較和調(diào)整才能確定。 但采用該模型設(shè)計一個數(shù)字系統(tǒng)時，必須先分析和找出實現(xiàn)系統(tǒng)邏輯的算法，根據(jù)具體的算法要就提出系統(tǒng)內(nèi)部的結(jié)構(gòu)要求，再根據(jù)各個部分分擔的任務(wù)劃分出控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)。 由于數(shù)字系統(tǒng)空控制子系統(tǒng)的邏輯關(guān)系比較復雜，將其獨立劃分出來后，可突出設(shè)計重點和分散設(shè)計難點。因此，數(shù)字系統(tǒng)的劃分應(yīng)當遵循自然、易于理解的原則。 把數(shù)字系統(tǒng)劃分成數(shù)據(jù)子系統(tǒng)和控制子系統(tǒng)進行設(shè)計，這只是一種手段，不是目的。控制子系統(tǒng)的輸入信號是外部控制信號和由數(shù)據(jù)子系統(tǒng)送來的條件信號，按照數(shù)字系統(tǒng)設(shè)計方案要求的算法流程 ，在時鐘信號的控制下進行狀態(tài)的轉(zhuǎn)換，同時產(chǎn)生與狀態(tài)和條件信號相對應(yīng)的輸出信號，該輸出信號將控制數(shù)據(jù)字系統(tǒng)的具體操作。 控制子系統(tǒng)是執(zhí)行數(shù)字系統(tǒng)算法的核心，具有記憶功能，因此控制子系統(tǒng)是時序系統(tǒng)。數(shù)據(jù)處理子系統(tǒng)將接受由控制器發(fā)出的控制信號，同時將自己的操作進程或操作結(jié)果作為條件信號傳送給控制器。數(shù)據(jù)處理子系統(tǒng)主要由存儲器、運算器、數(shù)據(jù)選擇器等功能電路組成。這種模型根據(jù)數(shù)字系統(tǒng)的定佳木斯大學學士學位論文 19 佳木斯大學信息電子技術(shù)學院 義，將整個系統(tǒng)劃分為兩個模塊或兩個子系統(tǒng)：根據(jù)處理子系統(tǒng)和控制子系統(tǒng)。用于描述數(shù)字系統(tǒng)的模型有多種，各種模型的描述數(shù)字系統(tǒng)的側(cè)重點不同。在 ASIC 設(shè)計中，比較常用的方法是利用 FPGA 對系統(tǒng)的設(shè)計進行功能檢測，通過后再將其 VHDL 設(shè)計以ASIC 形式實現(xiàn)；而硬件測試則是針對 FPGA 或 CPLD 直接用于 應(yīng)用系統(tǒng)的檢測而言的。在這時的仿真中，可以充分發(fā)揮 VHDL 中適用于仿真控制的語句及有關(guān)的預定義函數(shù)和庫文件。 設(shè)計過程中的有關(guān)仿真 在綜合以前可以先對 VHDL所描述的內(nèi)容進行行為仿真，即將 VHDL 設(shè)計源程序直接送到 VHDL仿真器器中仿真，這就所謂的 VHDL 行為仿真。 VHDL 綜合器 文件編輯 圖形編輯器 行為仿真 功能仿真 時序仿真 測試電路 硬件測試 功能仿真 時序仿真 門 級 仿真器 編程、下載 編程器、下載電纜 FPGA/CPLD 布線 /適配器 自動優(yōu)化 /布局 /布線 /適配 生成 VHDL 源程序 邏輯綜合、優(yōu)化 VHDL 源程序 網(wǎng)表文件 (EDIF,XNF,… ) 熔絲圖， SRAM 文件 VHDL/Verilog網(wǎng)表 VHDL 仿真器 佳木斯大學學士學位論文 18 佳木斯大學信息電子技術(shù)學院 目標器件的布線 /適配 邏輯綜合通過后必須利用適配器將綜合后的網(wǎng) 表文件針對某一具體目標器進行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線與操作，適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時序仿真。 圖 31 EDA工程設(shè)計流程圖 VHDL 軟件程序的文本方式：最一般化、最具普遍性的輸入方式，任何支持VHDL的 EDA 工具都支持文本方式的編輯和編譯。當填好時鐘信號名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機類型等要素后，就可以自動生成 VDHL 程序。然而原理圖輸入法的優(yōu)點同時也是它的缺點：① 隨著設(shè)計規(guī)模增大，設(shè)計的易讀性迅速下降，對于圖中密密麻麻的電路連線，極難搞清電路的實際功能； ② 一旦完成，電路結(jié)構(gòu)的改變將十分困難，因為不可能存在一個標準化的原理圖編輯器。 原理圖輸入方式：利用 EDA 工具提供的圖形編輯器以原理圖的方式進行輸入。 Foundation 項目管理器集成了 Xilinx 實現(xiàn)工具，并包含了強大的 Synopsys FPGA Express綜合系統(tǒng)，是業(yè)界最強大的 EDA設(shè)計工具之一。 Foundation Series： Xilinx公司最細集成開發(fā)的 EDA 工具。通過它可以進行 VHDL、 Verilog 及 ABEL 語言的設(shè)計輸入、綜合、適配、仿真和在系統(tǒng)下載。在適配之后， MAX+plusⅡ 生成供時序仿真用的 EDIF、 VHDL 和 Verilog 這三種不同格式的網(wǎng)表文件，它界面友好使用便捷，被譽為業(yè)界最易學易用的 EDA 的軟件，并支持主流的第三方 EDA 工具，支持處 APEX20K 系列之外的所有 Altera 公司的FPGA/CPLD 大規(guī)模邏輯器件。 MAX+plusⅡ ：支持原理圖、 VHDL和 Verilog語言文本文件，以及以波形與EDIF 等格式的文件作為設(shè)計輸入，冰支持這些文件的任意混合設(shè)計。 因此想要做好 EDA 設(shè)計，熟悉各個可編程邏輯器件、硬件、軟件描述語言、軟件開發(fā)工具。 EDA技術(shù)的主要內(nèi)容 要想掌握好 EDA 技術(shù)，主要應(yīng)該掌握如下四個方面類容： 1) 大規(guī)?？删幊踢壿嬈骷?； 2) 硬件描述語言； 3) 軟件開發(fā)系統(tǒng)； 4) 實驗