【正文】 制碼“01”表示， 1(包括 “1”、 “V”、 “B”)用 2 位二進(jìn)制碼 “11”表示， 0 用 2 位二進(jìn)制碼 “00”表示，這樣編碼的好處是，當(dāng)我們把編 碼形成的二位二進(jìn)制碼的高位視為有符號(hào)數(shù)的符號(hào)位時(shí)， “01”、 “11”、 “00”分別對應(yīng) + 0．這樣方便我們觀察仿真結(jié)果。 圖 43 HDB3編碼器仿真波形圖 佳木斯大學(xué)學(xué)士學(xué)位論文 29 佳木斯大學(xué)信息電子技術(shù)學(xué)院 圖 46 CD4052連接圖 注：編碼器的整體程序設(shè)計(jì)見附錄 C4052 HDB3_out X B A X0 X1 X2 X3 Code_out[1] Code_out[0] GND GND +5V 5V INH 圖 47 HDB3時(shí)序仿真波形圖 佳木斯大學(xué)學(xué)士學(xué)位論文 30 佳木斯大學(xué)信息電子技術(shù)學(xué)院 總 結(jié) EDA 技術(shù)本身是一種工業(yè)生產(chǎn)技術(shù)，在實(shí)踐中運(yùn)用基于硬件描述語言的可編程芯片開發(fā)技術(shù)可對通信系統(tǒng)中的相關(guān)電路進(jìn)行硬件描述，然后用 CPLD／FPGA 實(shí)現(xiàn)數(shù)字通信系統(tǒng)，同時(shí)結(jié)合 電子 設(shè)計(jì)自動(dòng)化和電路仿真技術(shù)即可縮小產(chǎn)品的設(shè)計(jì)周期，降低可能發(fā)生的錯(cuò)誤，提高通信產(chǎn)品的開發(fā)效益。從前面的程序知道，“V”、 “B”、 “1”已經(jīng)分別用雙相碼 “11”、 “10”、 “01”標(biāo)識(shí)之， “0”用 “00”標(biāo)識(shí)，所以通過以下的程序我們可以很容易實(shí)現(xiàn)。圖 42 所示為 V碼產(chǎn)生單元的工作流程圖。 NRZ碼轉(zhuǎn)換為 HDB3 碼的過程如表 4l 舉例所示。 VHDL語言中設(shè)計(jì)實(shí)體、程序包、設(shè)計(jì)庫，為設(shè)計(jì)人員重復(fù)利用已有的設(shè)計(jì)提供了諸多佳木斯大學(xué)學(xué)士學(xué)位論文 25 佳木斯大學(xué)信息電子技術(shù)學(xué)院 技術(shù)手段。另外，高層次的行為描述可以與低層次的 RTL 描述和結(jié)構(gòu)描述混合使用。需要注意的是，印刷電路板本身的物理特性也會(huì)影響電路的邏輯關(guān)系。電路級(jí)設(shè)計(jì)的結(jié)果常采用兩種方式來表達(dá)：電路圖方式和硬件描述語言方式。確定算法是數(shù)字系統(tǒng)設(shè)計(jì)中最具創(chuàng)造性的一環(huán)，也是最難的一步。一個(gè)號(hào)的設(shè)計(jì)，應(yīng)該滿足 “和諧 ”的基本特征，對數(shù)字系統(tǒng)可以根據(jù)以下幾點(diǎn)作出判斷： 設(shè)計(jì)是否總體上流暢，無拖泥帶水的感覺；資源分配、 I/O 分配是否合理，是否沒有任何設(shè)計(jì)上和性能上的瓶頸，系統(tǒng)結(jié)構(gòu)是否協(xié)調(diào)；是否具有良好的可觀測性；是否易于修改和移植；器件的特點(diǎn)是否能得到充分的發(fā)揮。因此在設(shè)計(jì)時(shí)盡可能采用同步電路進(jìn)行設(shè)計(jì)，避免使用異步電路。雖然具體設(shè)計(jì)的條件和要求千差萬別，實(shí)現(xiàn)的方法也各不相同，但數(shù)字系統(tǒng)設(shè)計(jì)還是具備一些共同的方法和準(zhǔn)則的。對設(shè)計(jì)的描述從上到下逐步由粗略到詳細(xì)，符合常規(guī)的邏輯思維習(xí)慣。 但采用該模型設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)時(shí)，必須先分析和找出實(shí)現(xiàn)系統(tǒng)邏輯的算法，根據(jù)具體的算法要就提出系統(tǒng)內(nèi)部的結(jié)構(gòu)要求，再根據(jù)各個(gè)部分分擔(dān)的任務(wù)劃分出控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)?？刂谱酉到y(tǒng)的輸入信號(hào)是外部控制信號(hào)和由數(shù)據(jù)子系統(tǒng)送來的條件信號(hào)，按照數(shù)字系統(tǒng)設(shè)計(jì)方案要求的算法流程 ，在時(shí)鐘信號(hào)的控制下進(jìn)行狀態(tài)的轉(zhuǎn)換，同時(shí)產(chǎn)生與狀態(tài)和條件信號(hào)相對應(yīng)的輸出信號(hào)，該輸出信號(hào)將控制數(shù)據(jù)字系統(tǒng)的具體操作。這種模型根據(jù)數(shù)字系統(tǒng)的定佳木斯大學(xué)學(xué)士學(xué)位論文 19 佳木斯大學(xué)信息電子技術(shù)學(xué)院 義，將整個(gè)系統(tǒng)劃分為兩個(gè)模塊或兩個(gè)子系統(tǒng)：根據(jù)處理子系統(tǒng)和控制子系統(tǒng)。 設(shè)計(jì)過程中的有關(guān)仿真 在綜合以前可以先對 VHDL所描述的內(nèi)容進(jìn)行行為仿真，即將 VHDL 設(shè)計(jì)源程序直接送到 VHDL仿真器器中仿真，這就所謂的 VHDL 行為仿真。然而原理圖輸入法的優(yōu)點(diǎn)同時(shí)也是它的缺點(diǎn)：① 隨著設(shè)計(jì)規(guī)模增大，設(shè)計(jì)的易讀性迅速下降，對于圖中密密麻麻的電路連線，極難搞清電路的實(shí)際功能； ② 一旦完成，電路結(jié)構(gòu)的改變將十分困難，因?yàn)椴豢赡艽嬖谝粋€(gè)標(biāo)準(zhǔn)化的原理圖編輯器。通過它可以進(jìn)行 VHDL、 Verilog 及 ABEL 語言的設(shè)計(jì)輸入、綜合、適配、仿真和在系統(tǒng)下載。 EDA技術(shù)的主要內(nèi)容 要想掌握好 EDA 技術(shù)，主要應(yīng)該掌握如下四個(gè)方面類容： 1) 大規(guī)?？删幊踢壿嬈骷?； 2) 硬件描述語言； 3) 軟件開發(fā)系統(tǒng)； 4) 實(shí)驗(yàn)開發(fā)系統(tǒng)。由于電子技術(shù)和 EDA 工具的發(fā)展，設(shè)計(jì)師可以在不太長的時(shí)間內(nèi)使用 EDA 工具，通過一些簡單標(biāo)準(zhǔn)化設(shè)計(jì)過程，利用微電子廠家提供的設(shè)計(jì)庫來完成數(shù)萬門 ASIC 和集成系統(tǒng)的設(shè)計(jì)與驗(yàn)證。因此，可以用少數(shù)幾種通用的標(biāo)準(zhǔn)芯片實(shí)現(xiàn)電子系統(tǒng)的設(shè)計(jì)。 20 世紀(jì) 70 年代的計(jì)算機(jī)輔助設(shè)計(jì) CAD階段 早期的電子系統(tǒng)硬件設(shè)計(jì)采用的是分立元件，隨著集成電路的出現(xiàn)和應(yīng)用，硬件設(shè)計(jì)進(jìn)入到發(fā)展的初級(jí)階段。 HDB3 碼保持了 AMI 碼的優(yōu)點(diǎn)外，同時(shí)還將連 “0”碼限制在 3 個(gè)以內(nèi)，故有利于位定時(shí)信號(hào)的提取。相鄰 V碼的極性必須交替出現(xiàn)，以確保編好的碼中無直流； （ 3）為了便于識(shí)別， V 碼的極性應(yīng)與其前一個(gè)非 “0”脈沖的極性相同，否則，將四連 “0”的第一個(gè) “0”更改為與該破壞脈沖相同極性的脈沖，并記為 +B 或B； （ 4） 破壞脈沖之后的傳號(hào)碼極性也要交替。 AMI 碼的優(yōu)點(diǎn)是，由于 +1 與 1 交替， AMI 碼的功率譜（見圖 2 6）中不含直流成分，高、低頻分量少，能量集中在頻率為 1/2 碼速處。若用電平跳變來表示 “1”，稱為傳號(hào)差分碼（在電報(bào)通信中，常把 “1”稱為傳號(hào)，把 “0”稱為空號(hào)），如圖 24 （ e ） 所示。 “ 1”佳木斯大學(xué)學(xué)士學(xué)位論文 9 佳木斯大學(xué)信息電子技術(shù)學(xué)院 和 “0” 在傳輸線路上分別用正和負(fù)脈沖表示，且相鄰脈沖間必有零電平區(qū)域存在。 雙極性 NRZ 碼常在 CCITT 的 V 系列接口標(biāo)準(zhǔn)或 RS232 接口標(biāo)準(zhǔn)中使用。在表示一個(gè)碼元時(shí)，二進(jìn)制符號(hào) “1”和 “0” 分別對應(yīng)基帶信號(hào)的正電平和零電平，在整個(gè)碼元持續(xù)時(shí)間，電平保持不變。因此，對( 1 0 1 0 0 1 1 0 ( a ) 1 1 0 0 1 1 0 1 0 1 0 1 1 ( b ) ( c ) 1 0 1 0 0 1 1 ( d ) 1 1 0 0 0 1 1 0 1 0 0 1 1 1 0 0 1 1 1 0 0 0 1 ( e ) f )0 +E E E +E +E +3E E E 3E +E +E 佳木斯大學(xué)學(xué)士學(xué)位論文 7 佳木斯大學(xué)信息電子技術(shù)學(xué)院 傳輸用的基帶信號(hào)主要有兩個(gè)方面的要求： （ 1） 對代碼的要求， 原始消息代碼必須編成適合于傳輸用的碼型； （ 2） 對所選碼型的電波形要求， 電波形應(yīng)適合于基帶系統(tǒng)的傳輸。用差分波形傳送代碼可以消除設(shè)備初始狀態(tài)的影響，特別是在相位調(diào)制系統(tǒng)中用于解決載波相位模糊問題。 單極性歸零波形 單極性歸零波形與單極性不歸零波形的區(qū)別是有電脈沖寬度小于碼元寬度，每個(gè)有電脈沖在小于碼元長度內(nèi)總要回到零電平（見圖 2 3(c)），所以稱為歸零波形。 單極性不歸零波形 單極性不歸零波形如圖 2 3（ a）所示，這是一種最簡單、 最常用的基帶信號(hào)形式。 抽樣判決器 它是在傳輸特性不理想及噪聲背景下 ，在規(guī)定時(shí)刻（由位定時(shí)脈沖控制）對接收濾波器的輸出波形進(jìn)行抽樣判決，以恢復(fù)或再生基帶信號(hào)。 數(shù)字基帶通信系統(tǒng) 帶傳輸系統(tǒng)的基本結(jié)構(gòu)如圖 2 1 所示。 本設(shè)計(jì)采用 EDA 工具實(shí)現(xiàn) HDB3碼的仿真和校驗(yàn)，從而使系統(tǒng)的實(shí)現(xiàn)具有很大的靈活性。編碼規(guī)則復(fù)雜，但譯碼較簡單的特點(diǎn)，適合用于數(shù)字基帶傳輸。 HDB3中連 0 串的數(shù)目至多為 3 個(gè)，易于提取定時(shí)信號(hào) ?；谏鲜鎏攸c(diǎn) HDB3碼在通信傳輸領(lǐng)域應(yīng)用很廣泛，因此作為 CCITT 推薦使用的碼型之一。 一是因?yàn)樵诶脤ΨQ電纜構(gòu)成的近程數(shù)據(jù)通信系統(tǒng)廣泛采用了這種傳輸方式；二是因?yàn)閿?shù)字基帶傳輸中包含頻帶傳輸?shù)脑S多基本問 題，也就是說，基帶傳輸系統(tǒng)的許多問題也是頻帶傳輸系統(tǒng)必須考慮的問題；三是因?yàn)槿魏我粋€(gè)采用線性調(diào)制的頻帶傳輸系統(tǒng)可等效為基帶傳輸系統(tǒng)來研究。 在通信系統(tǒng)的分析中，常常把噪聲 n(t)等效，集中在信道中引入 接收濾波器 它的主要作用是濾除帶外噪聲，對信道特性均衡，使輸出的基帶波形有利于抽樣判決。最常用的是矩形脈沖，因?yàn)榫匦蚊}沖易于形成和變換，下面就以矩形脈沖為例介紹幾種最常見的基帶信號(hào)波形。故雙極性波形有利于在信道中傳輸。由于差分波形是以相鄰脈沖電平的相對變化來表示代碼，因此稱它為相對碼波形，而相應(yīng)地稱前面的單極性或雙極 性波形為絕對碼波形。單極性歸零碼在傳送連 “0”時(shí)，存在同樣的問題。 單極性非歸零 （ NRZ ） 碼 單極性 NRZ 碼如圖 24 （ a ）所示。當(dāng)二進(jìn)制符 號(hào) “1”、 “0”等 可能出現(xiàn)時(shí)，無直流成分； （ 2 ）接收端判決門限為 0 ，容易設(shè)置并且穩(wěn)定，因此抗干擾能力強(qiáng)； （ 3 ）可以在電纜等無接地線上傳輸。 雙極性歸零 （ RZ ） 碼 雙極性歸零碼構(gòu)成原理與單極性歸零碼相同，如圖 24 （ d ）所示。 差分 碼 在差分碼中， “1”、 “0”分別用電平跳變或不變來表示。 例如： 消息代碼 1 0 0 1 1 0 0 0 0 0 0 0 1 1 0 0 1 1 … AMI 碼： +1 0 0 –1 +1 0 0 0 0 0 0 0 1 +1 0 0 1 +1… AMI 碼對應(yīng)的基帶信號(hào)是正負(fù)極性交替的脈沖序列，而 0 電位持不變的規(guī)律。其編碼規(guī)則如下： （ 1） 當(dāng)信碼的連 “0”個(gè)數(shù)不超過 3 時(shí)，仍按 AMI 碼的規(guī)則編，即傳號(hào)極性交替； （ 2）當(dāng)連 “0”個(gè)數(shù)超過 3 時(shí)，則將第 4 個(gè) “0”改為非 “0”脈沖，記為 +V或 V，稱之為破壞脈沖。 這就是說， 從收到的符號(hào)序列中可以容易地找到破壞點(diǎn) V，于是也斷定 V符號(hào)及其前面的 3 個(gè)符號(hào)必是連 0 符號(hào)，從而恢復(fù) 4 個(gè)連 0 碼，再將所有 1 變成+1 后便得到原消息代碼。 EDA技術(shù)的發(fā)展歷程 EDA 技術(shù)伴隨著計(jì)算機(jī)、集成電路、電子系統(tǒng)設(shè)計(jì)的發(fā)展，經(jīng)歷了計(jì)算機(jī)輔助設(shè)計(jì)（ CAD）、計(jì)算機(jī)輔助工程設(shè)計(jì)（ CAE）和電子設(shè)計(jì)自動(dòng)化（ EDA）三個(gè)發(fā)展階段。此外，支持定制單元電路設(shè)計(jì)的硅編輯、掩膜編程的門陣列，如標(biāo)準(zhǔn)單元的半定制 設(shè)計(jì)方法以及可編程邏輯器件（ PAL 和 GAL）等一系列微結(jié)構(gòu)和微電子學(xué)的研究成果都為電子系統(tǒng)的設(shè)計(jì)提供了新天地。這個(gè)階段發(fā)展起來的 EDA 工具，目的是在設(shè)計(jì)前期將設(shè)計(jì)師從事的許多高層次設(shè)計(jì)由工具來完成，如可以將用戶要佳木斯大學(xué)學(xué)士學(xué)位論文 15 佳木斯大學(xué)信息電子技術(shù)學(xué)院 求轉(zhuǎn)換為設(shè)計(jì)技術(shù)規(guī)范，有效的處理可用的設(shè)計(jì)資源與理想的設(shè)計(jì)目標(biāo)之間的矛盾， 按具體的硬件、軟件和算法分解設(shè)計(jì)等。有專家認(rèn)為， 21 世紀(jì)將是EDA 技術(shù)快速發(fā)展的時(shí)期，并且 EDA 技術(shù)將是 21 世紀(jì)產(chǎn)生重大影響的十大技術(shù)之一。 ispEXPERT： ispEXPERT System是 ispEXPERT 的主要集成環(huán)境。原理圖輸入方式比較容易掌握，直觀且方便，所畫的電路原理圖與傳統(tǒng)的器件連接方式完全一樣，很容易被人接受，而且編輯中有許多現(xiàn)成的單元器件可以佳木斯大學(xué)學(xué)士學(xué)位論文 17 佳木斯大學(xué)信息電子技術(shù)學(xué)院 利用，自己也可以根據(jù)需要設(shè)計(jì)。 目標(biāo)器件的編程 /下載 如果編譯、綜合、布線 /適配和行為仿真、功能仿真、時(shí)序仿真等過程中都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計(jì)的要求，則可以將由 FPGA/CPLD 布線 /適配器產(chǎn)生的配置 /下載文件通過編程器或下載電纜載入目標(biāo)芯片 FPGA 或 CPLD 中。下面介紹一種普遍采用的模型?？刂谱酉到y(tǒng)由組合邏輯電路和觸發(fā)器組成，與數(shù)據(jù)處理子系統(tǒng)共用時(shí)鐘。 當(dāng)數(shù)字系統(tǒng)劃分為控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)后，邏輯分工清楚，各自的外部控制系統(tǒng) 控制子系統(tǒng) 數(shù)據(jù)處理子系統(tǒng) 數(shù)據(jù)輸入 數(shù)據(jù)輸出 時(shí)鐘 控制與條件信號(hào) 圖 32 數(shù)字系統(tǒng)的設(shè)計(jì)模型 佳木斯大學(xué)學(xué)士學(xué)位論文 20 佳木斯大學(xué)信息電子技術(shù)學(xué)院 任務(wù)明確，這可以使電路的設(shè)計(jì)，調(diào)測和故障處理都比較方便。 采用自頂向下的設(shè)計(jì)方 法有如下優(yōu)點(diǎn)： 自頂向下設(shè)計(jì)方法是一種模塊化設(shè)計(jì)方法。 數(shù)字系統(tǒng)的設(shè)計(jì)準(zhǔn)則 進(jìn)行數(shù)字系統(tǒng)設(shè)計(jì)時(shí)，通常要考慮多方面的條件和要求，如設(shè)計(jì)的功能和性佳木斯大學(xué)學(xué)士學(xué)位論文 21 佳木斯大學(xué)信息電子技術(shù)學(xué)院 能要求，元器件的資源分配和設(shè)計(jì)工具的可實(shí)現(xiàn)性，系統(tǒng)的開發(fā)費(fèi)用和成本等。 同步和異步電路 異步電路帶南路會(huì)造成較大延時(shí)和邏輯競爭，容易引起系統(tǒng)的不穩(wěn)定，而同步電路則按照統(tǒng)一的時(shí)鐘工作，穩(wěn)定性好。 系統(tǒng)設(shè)計(jì)的藝術(shù) 一個(gè)系統(tǒng)的設(shè)計(jì)，通常需要經(jīng)過反復(fù)的修改、優(yōu)化才能達(dá)到設(shè)計(jì)的要求。數(shù)字系統(tǒng)的算法是邏輯設(shè)計(jì)的基礎(chǔ)，算法不佳木斯大學(xué)學(xué)士學(xué)位論文 23 佳木斯大學(xué)信息電子技術(shù)學(xué)院 同，測系統(tǒng)的結(jié)構(gòu)也不同，算法的合理與否直接影響系統(tǒng)結(jié)構(gòu)的合理性。 邏輯電路級(jí)設(shè)計(jì)及仿真 電路級(jí)設(shè)計(jì)是指選擇合理的器