【導(dǎo)讀】列的可編程邏輯器件,應(yīng)用越來越廣泛。纜提出了更高的要求。本文研究基于標(biāo)準(zhǔn)的USB下載接口電路的設(shè)。與傳統(tǒng)的基于PC并口的下載電纜相比,本設(shè)計(jì)的USB下載接口電路。開發(fā)，為將來從事編程和嵌入式開發(fā)工作打基礎(chǔ)，有一定的先進(jìn)性和難度。USBblaster的使用也顯的越來越有必要。而且由于其結(jié)構(gòu)相對簡單，所以它的體積較小，容易攜帶。到的芯片價(jià)格便宜，容易被廣大用戶接受使用。USB控制芯片將主機(jī)發(fā)送給CPLD器件的數(shù)據(jù)轉(zhuǎn)化為8位并行數(shù)據(jù)，CPLD. 軟件方面，軟件主要完成的功。能是將USB時序轉(zhuǎn)化成JTAG時序。而且由于USBblaster采用USB接口模式，可以更好的適應(yīng)現(xiàn)在計(jì)算機(jī)

　　

【正文】 064 可與 FT245BM 共享工作時鐘，它使用 12 條 I/O 與 FT245BM 相連，分別對應(yīng)于 FT245AM 的 D0～ D TXE、 RXF、 RD、 WR 等。 圖 34 CPLD 接口電路 電 壓 緩沖 部分 因?yàn)?現(xiàn)在的 CPLD 和 FPGA 從 － 5V都有 ，所以要加上一個 電路緩沖 部分以滿足電壓的需要。 電路 可用 max3378 做緩沖，優(yōu)點(diǎn)是可以支持全系列的 alteraT D I1I/O44I /O2I/O43I /O3I/O42GND4VCC441I /O5INPUT/OE240I /O6INPUT/GCLRN39T M S7INPUT/OE138I /O8INPUT/GCLK37V C C 19GND36I /O10I/O35I /O11I/O34I/O12I /O33I/O13T D O32I/O14I /O31I/O15I /O30GND16V C C 329VCC217I /O28I/O18I /O27I/O19T C K26I/O20I /O25I/O21GND24I/O22I /O23U4E P M 7604L E D 12S ta tusR 321K1110102299338844775566J6J T A G _U 11234 5678R N 210KV C C V C C V C C e pm _J T A G _T D Oe pm _J T A G _T D Ie pm _J T A G _T C Ke pm _J T A G _T M Sepm_CPLD0epm_CPLD1epm_CPLD2usb_RDusb_D6 usb_WRusb_D5 epm_CPLD3e pm _C P L D 4us b_D 7us b_D 2us b_D 4us b_D 3us b_D 1usb_D0usb_RXusb_TXc pl d_S T A T U S _L E DBRD_CLK_24MHzusb_RESET_ne th_P W R D Ne pm _C P L D [ 4..0]河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 14 芯片，支持低電壓的 fpga 和 cpld。也可以用 244 做 緩沖 。 CPLD 出來的數(shù)據(jù)通過74HC244 緩沖后下載到目標(biāo)板上。之所以要 244 作為緩沖，是為了適應(yīng)不同的接口電壓。 244 的電源是目標(biāo)板供給的，所以目標(biāo)板的電源是多少， 244 輸出口的電壓就是多少。 1 23 45 67 89 10T C KT D OT M ST D IV R E FGNDGNDn S R S Tn T R S TV C CJ2J T A G O U TU 4_ 2U 4_ 3U 4_ 4U 4_ 11U 4_ 12U 4_ 13U 5_ 2U 5_ 3U 5_ 4U 5_ 5U 5_ 10U 5_ 11U 5_ 12U 5_ 13U 5_ 2U 5_ 3U 5_ 4U 5_ 5 U 4_ 2U 4_ 3U 4_ 4100pFC 23100pFC 21O E 11A12A24A36A48Y412Y314Y216Y118Y83Y75Y67Y59GND10A511A613A715A817O E 219V C C20U6S N 74 H C 24 4P W L E 圖 35 74H244 PCB 版圖 設(shè)計(jì) 容性負(fù)載 為保證達(dá)到最好的電路性能，應(yīng)當(dāng)把器件輸出端的負(fù)載電容減至最小。由于PCB 板上的走線，器件輸入引腳和器件封裝等都對總的負(fù)載電容的大小有影響，所以要遵守如下規(guī)則： 電路板的布局和布線應(yīng)當(dāng)盡量保證各信號通路彼此垂直，以使電容耦合效應(yīng)減至最少，同時，信號走線應(yīng)盡可能更短一些。 如果電路中需要一個源驅(qū)動多個負(fù)載，應(yīng)使用大電流緩沖器，以保證信號到所有的負(fù)載的時間是相等的。 當(dāng)以上的布局和布線原則不能實(shí)現(xiàn)時，為 防止出現(xiàn)傳輸線問題，可以采用一個小的串聯(lián)電阻（ 10 歐 ~20 歐）來減少信號前，后沿的上沖或下沖幅度，這些電阻可以衰減因電路板走線過長產(chǎn)生的振鈴干擾，防止誤觸發(fā)。 電源 系統(tǒng)設(shè)計(jì)者對每塊 PCB 板都采用分開的 VCC 和 GND 平面，從而保證幾乎河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 15 無限的電流吸收能力，起到防止噪聲和在 PCB 板上為邏輯信號提供屏蔽的作用。在 PCB 板上的每一個 VCC 和 GND 引腳都應(yīng)當(dāng)直接連接到 VCC 和 GND 平面上。在理想的情況下，每一對 VCC 和 GND 引腳都應(yīng)當(dāng)接上一個電源去耦電容，而且套盡可能靠近 ALTERA 器件，對于具有很多 VCC 和 GND 引腳的器件沒有必要都去接去耦電容。 設(shè)計(jì)電路時，給各塊電路板和各器件提供干凈均勻的電源并使之盡可能靠近VCC，就會大幅度降低系統(tǒng)噪聲。 帶電插拔 當(dāng)子系統(tǒng)插到正在運(yùn)行的硬件上時，由于電源尚未來得及提供電流給子系統(tǒng)板上的 VCC 和 GND 走線網(wǎng)，邏輯電平就已經(jīng)出現(xiàn)在子系統(tǒng)的邏輯器件上了，這種情況很可能引起閉鎖現(xiàn)象。在設(shè)計(jì) PCB 時有意識地增加 VCC 和 GND 的連線長度，就有可能減少帶電插拔過程中出現(xiàn)閉鎖的機(jī)會。 PCB 圖 電路 PCB 板如下： 2121212121212121211212121 2121 21221212121212 121342 31 41553 242 121212 121212121211225262728293031321718192021222324161514131211109876543211 2 3 4 5 6 7 8 9 10 11121314151617181920212233 32 31 30 29 28 27 26 25 24 2344434241403938373635342345678 1123456789101 23 45 67 89 101 22 12 1211 2 圖 36 PCB 圖 河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 16 第四章 系統(tǒng)軟件設(shè)計(jì) 系統(tǒng)平臺建立 VHDL 語言 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit HardwareDescription Language,誕生于 1982 年。 1987 年底， VHDL 被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公 司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 1993 年， IEEE 對 VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展 VHDL 的內(nèi)容，公布了新版本的 VHDL，即IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱 93 版）?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個實(shí)體。這種將設(shè)計(jì)實(shí) 體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) 。 與其他硬件描述語言相比， VHDL 具有以下特點(diǎn)： 功能強(qiáng)大、設(shè)計(jì)靈活。 VHDL 具有功能強(qiáng)大的語言結(jié)構(gòu)，可以用簡潔明確的源代碼來描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級描述。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語言雖不能比擬的。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。 支持廣泛、易于修改。由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的進(jìn)一步推廣和廣泛河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 17 應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計(jì)過程中，主要的設(shè)計(jì)文件是用 VHDL 編寫的源代碼，因?yàn)?VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。 強(qiáng)大的系統(tǒng)硬件描述能力。 VHDL 具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級電路，又可以描述門級電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級描述。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL 支持預(yù)定義的和 自定義的數(shù)據(jù)類型，給硬件描述帶來較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。 獨(dú)立于器件的設(shè)計(jì)、與工藝無關(guān)。設(shè)計(jì)人員用 VHDL 進(jìn)行設(shè)計(jì)時，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)其功能。 很強(qiáng)的移植能力。 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語言，同一個設(shè)計(jì)描述可以被不同的工具所支持，使得設(shè)計(jì)描述的移植成為可能。 易于共享和復(fù)用。 VHDL 采用基于庫（ Library）的設(shè)計(jì)方法，可以建立各種可再次利用的模 塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì) 。 CPLD 簡介 CPLD（ Complex Programmable Logic Device）是 Complex PLD 的簡稱 ,一種較 PLD 為復(fù)雜的邏輯元件。 CPLD 是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜（ “在系統(tǒng) ”編程）將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。 發(fā)展歷史及應(yīng)用領(lǐng)域： 20 世紀(jì) 70 年代，最早的可編程邏輯器件 PLD 誕生了。其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因?yàn)樗挠布Y(jié)構(gòu)設(shè)計(jì)可由軟件完成（相當(dāng)于房子蓋好后人工設(shè)計(jì)局部室內(nèi)結(jié)構(gòu)），因而它的設(shè)計(jì)比純硬件的數(shù)字電路具有很強(qiáng)的靈活性，但其過于簡單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路。為彌補(bǔ) PLD 只能設(shè)計(jì)小規(guī)模電路這一缺陷， 20 世紀(jì) 80 年代中期，推出了復(fù)雜可編程