【正文】 PLD 的 USB 下載線 設(shè)計(jì) 3 載電纜 來(lái)控制與下載線及目標(biāo)器件之間的通信和數(shù)據(jù)傳送；但是這樣不僅繁瑣，而且可能由于 PC 機(jī)操作系統(tǒng)的不同而影響兼容性。 當(dāng)使用 ByteblasterII 電纜調(diào)試 SignalTap II 嵌入式邏輯分析儀和 Nios II 嵌入式軟核處理器時(shí)，如 果數(shù)據(jù)交換的速率太快，都不可避免地出現(xiàn)死機(jī)。電纜經(jīng)常拔來(lái)拔去，結(jié)果導(dǎo)致計(jì)算并口都不能用了。我們可以在不中斷 DSP 程序運(yùn)行的情況下調(diào)試程序，這樣可以加快調(diào)試速度，而且可以得到更真 實(shí)的結(jié)果。 其實(shí)下載電纜是多年以來(lái)沿用的習(xí)慣叫法 ，下載電纜的作用就是用來(lái)下載配置數(shù)據(jù)，下載的目標(biāo)可以是基于EEPROM/FLASH 工藝的 CPLD(MAX， MAX II)器件，也可以基于 SRAM 工藝的 FPGA 器件。 USB 設(shè)備之所以會(huì)被大量應(yīng)用，主要具有以下優(yōu)點(diǎn)：可以熱插拔，告別“并口和串口先關(guān)機(jī)，將電纜接上，再開(kāi)機(jī)”的動(dòng)作。 And because of simple structure, it39。 本文所設(shè)計(jì)的 USBblaster 硬件主要分為兩部 分，即 USB 控制芯片及 CPLD器件。 構(gòu)建系統(tǒng)平臺(tái)，并作初步測(cè)試驗(yàn)證。這給用于可編程邏輯器件編程的下載電纜提出了更高的要求。 河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 3 Ⅲ、進(jìn)度安排： （ 1） 2021 年－ 11 月 19 日― 2021 年 1 月 20 號(hào)：查閱資料 、 熟悉 VHDL 和CPLD 開(kāi)發(fā) 環(huán)境 （ 2） 2021 年－ 2 月 25 日― 2021 年 3 月 25 號(hào)：學(xué)習(xí)和研究資料、做實(shí)驗(yàn) （ 3） 2021 年－ 3 月 26 日― 2021 年 4 月 26 號(hào)：構(gòu)建 系統(tǒng)平臺(tái) （ 4） 2021 年－ 4 月 27 日― 2021 年 5 月 10 號(hào)： 系統(tǒng)測(cè)試 （ 5） 2021 年－ 5 月 11 日― 2021 年 6 月 8 號(hào)：系統(tǒng)完善及準(zhǔn)備撰寫(xiě)論文、答辯 Ⅳ、主要參考資料： 宋萬(wàn)杰，羅豐 CPLD 技術(shù)及應(yīng)用 [M] 西 安電子科技大學(xué)出版社 曾繁泰，陳美金 VHDL 程序設(shè)計(jì) [M[清華大學(xué)出版社 蕭世文 硬件設(shè)計(jì) [M] 清華大學(xué)出版社 李紅偉 基于 Quartus II 的 FPGA/CPLD 設(shè)計(jì) [M] 電子工業(yè)出版社 指導(dǎo)教師： 梁瑞宇 ， 2021 年 12 月 12 日 學(xué)生姓名： 鄺亞鵬 ，專業(yè)年級(jí)： 2021 級(jí)電子科學(xué)與技術(shù) 系負(fù)責(zé)人審核意見(jiàn)（ 從選題是否符合專業(yè)培養(yǎng)目標(biāo)、是否結(jié)合科研或工程實(shí)際、綜合訓(xùn)練程度、內(nèi)容難度及工作量等方面加以審核 ）： 系負(fù)責(zé)人簽字： ， 年 月 日 河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 4 摘 要 隨著片上系統(tǒng)時(shí)代的到來(lái)，包括復(fù)雜可編程邏輯器件和現(xiàn)場(chǎng)可編程門(mén)陣列的可編程邏輯器件，應(yīng)用越來(lái)越廣泛。 CPLD 應(yīng)用狀態(tài)機(jī)的原理，將 CPLD 與 USB控制芯片之間的數(shù)據(jù)傳輸，分為接受 狀態(tài)機(jī)和發(fā)送狀態(tài)機(jī)兩個(gè)狀態(tài)，它們的功能是控制如何接受和發(fā)送數(shù)據(jù)。 Then CPLD transform the date into JTAG timing and sent it to peripherals. Software main function is that it can transform the USB timing into the JTAG timing. CPLD use state machine for data transmission 。擴(kuò)展容易，可以連接多個(gè)設(shè)備，最多可擴(kuò) 127 個(gè)。 在基于 USB 的 DSP 仿真器出來(lái)之前，人們只能使用基于并口的 DSP 仿真器，很多 DSP 開(kāi)發(fā)人員都是從并口的 DSP 仿真器開(kāi)始使用的。如今 FPGA 的容量已達(dá)到數(shù)百萬(wàn)門(mén)，即使是通過(guò) JTAG 口下載程序，也需要很長(zhǎng)時(shí)間， USBBlaster 則可以明顯縮短下載時(shí)間。 USBBlaster 與 ByteblasterII 相比有以下的優(yōu)點(diǎn)： 使用 USBBlaster 調(diào)試 Nios II 時(shí)，再也不會(huì)出現(xiàn)煩人的警告提示。不象 ByteblasterII 那樣要求計(jì)算機(jī)帶有并口。 下載電纜發(fā)展現(xiàn)狀 自從 Byteblaster 被發(fā)明以來(lái)，由于它是將 PC 機(jī)中的配置信息傳到 PCB 板FLEX 器件中必不可少的器件，所以它被廣泛的使用。 Altera 公司是專業(yè)設(shè)計(jì)、生產(chǎn)、銷售高性能、高密度可編程邏輯器件 (PLD)及相應(yīng)開(kāi)發(fā)工具的一家公司 。 Byteblaster II 可以支持 ALTERA 目前所有類型的器件，包括 FPGA 和配置器件，也支持 SignalTap II 嵌入式邏輯分析儀，但ALTERA 聲明其不能用來(lái)調(diào)試 Nios II 嵌入式軟核處理器。由于 USB 下載電路涉及了 標(biāo)準(zhǔn)和 USB 協(xié)議，所以接口電路主要包含兩大部分。 軟件 總體設(shè)計(jì) CPLD 設(shè)計(jì)過(guò)程，即芯片的設(shè)計(jì)流程。發(fā)送狀態(tài)機(jī)完成的主要功能是將外設(shè)產(chǎn)生的數(shù)據(jù)通過(guò)FT245BM 和 USB 總線傳送到 PC 機(jī)。 FT245BM 內(nèi)含兩個(gè) FIFO 數(shù)據(jù)緩沖區(qū)，一個(gè)是 128 字節(jié)的接收緩沖區(qū)，另一個(gè)是 384 字節(jié)的發(fā)送緩沖區(qū)。 該芯片是 FTDI 生產(chǎn)的， 32 PIN 的 LQFP 封裝： 河海大學(xué) 2021 屆本科畢業(yè)論文 基于 CPLD 的 USB 下載線 設(shè)計(jì) 8 E E S K1D124E E D A T A2D223V C C3D322R E S E T 4D421R S T O U T 5D5203V 3O U T6D619U S B D P7D718U S B D M8GND17GND9PWREN10SI/WU11RXF12VCCIO13TXE14WR15RD16EECS32TEST31AVCC30AGND29XTOUT28XTIN27VCC26D025U5F T 24 5B M 圖 3— 1 FT245BM 該芯片有如下特點(diǎn)： 單芯片實(shí)現(xiàn) USB 和并行 FIFO 緩沖區(qū)的雙向數(shù)據(jù)傳輸； FTDI 公司提供VCP(虛擬串行口 )和 D2XX 兩種驅(qū)動(dòng)程式，使用 D2XX 驅(qū)動(dòng)程式能獲得更好的數(shù)據(jù)傳輸性能，傳輸速率最大可達(dá) 1 MB／ s；通過(guò)簡(jiǎn)單的四線握手信號(hào)和 MCU、CPLD、 FPGA 等邏輯器件接口；完整的片內(nèi) USB 協(xié)議解決方案，無(wú)需底層固件的編程；完全兼容 ， 協(xié)議；附加的 EEPROM 接口可定制 USB 接口設(shè)備。 MAX 3000A 器件 可 支持在系統(tǒng)可編程能力（ ISP），能夠輕松地實(shí)現(xiàn)現(xiàn)場(chǎng)重配置。表 1 列出了 MAX 3000A 器件的輸入和輸出電壓支持。 EPM3064 有 1250 個(gè)可用門(mén)數(shù)目， 64 個(gè)宏單元， 4 個(gè)邏輯陣列塊數(shù)目。 Pin 4 是一個(gè)復(fù)位引腳，低電平芯片復(fù)位，這是供其它設(shè)備對(duì) 245 復(fù)位用的引腳，如果不用，接到 VCC 上，此處通過(guò)電阻分壓，把它接一 上。采用純硬件實(shí)現(xiàn)方式可使 FT245BM的接口延時(shí)達(dá)到最小。 1 23 45 67 89 10T C KT D OT M ST D IV R E FGNDGNDn S R S Tn T R S TV C CJ2J T A G O U TU 4_ 2U 4_ 3U 4_ 4U 4_ 11U 4_ 12U 4_ 13U 5_ 2U 5_ 3U 5_ 4U 5_ 5U 5_ 10U 5_ 11U 5_ 12U 5_ 13U 5_ 2U 5_ 3U 5_ 4U 5_ 5 U 4_ 2U 4_ 3U 4_ 4100pFC 23100pFC 21O E 11A12A24A36A48Y412Y314Y216Y118Y83Y75Y67Y59GND10A511A613A715A817O E 219V C C20U6S N 74 H C 24 4P W L E 圖 35 74H244 PCB 版圖 設(shè)計(jì) 容性負(fù)載 為保證達(dá)到最好的電路性能，應(yīng)當(dāng)把器件輸出端的負(fù)載電容減至最小。 帶電插拔 當(dāng)子系統(tǒng)插到正在運(yùn)行的硬件上時(shí)，由于電源尚未來(lái)得及提供電流給子系統(tǒng)板上的 VCC 和 GND 走線網(wǎng)，邏輯電平就已經(jīng)出現(xiàn)在子系統(tǒng)的邏輯器件上了，這種情況很可能引起閉鎖現(xiàn)象。有專家認(rèn)為，在新的世紀(jì)中， VHDL 于 Verilog語(yǔ)言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。 易于共享和復(fù)用。為彌補(bǔ) PLD 只能設(shè)計(jì)小規(guī)模電路這一缺陷， 20 世紀(jì) 80 年代中期，推出了復(fù)雜可編程邏輯