【導(dǎo)讀】本文針對(duì)FPGA的計(jì)算器數(shù)字系統(tǒng)的設(shè)計(jì)，進(jìn)行了軟件硬件的仿真與實(shí)現(xiàn)。實(shí)現(xiàn)了計(jì)算器控制系統(tǒng)的最基本的加減法功能設(shè)計(jì)。當(dāng)鍵盤輸入信號(hào)時(shí)，依。次通過(guò)這幾個(gè)模塊，完成數(shù)據(jù)的運(yùn)算及顯示。其中計(jì)算主控制模塊完成加減運(yùn)。后下載到FPGA目標(biāo)芯片上。示系統(tǒng)運(yùn)行結(jié)果，從而可以更清晰的觀察了計(jì)算器的運(yùn)行情況。

　　

【正文】 這樣得到的最終結(jié)果就是加法器加法運(yùn)算的最終結(jié)果。 VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 18 加法器通過(guò) VHDL 編程，經(jīng) QuartusⅡ編譯后建立波形仿真文件。假設(shè)被加數(shù) a為 0010000，即十進(jìn)制數(shù) 16，加數(shù) b 為 10110000，即十進(jìn)制數(shù) 176，仿真后所得結(jié)果如圖 所示。 16+176＝ 192，仿真結(jié)果正確，可知此加法器設(shè)計(jì)有效。 圖 加法器的仿真： 16+176＝ 192 減法器 減法的原理框圖如圖 所示。由圖可以看出，此減法器共需要兩個(gè)輸入端口和一個(gè)輸出端口。減法器的設(shè)計(jì)可以引用加法器，即通過(guò)對(duì)減數(shù)的求補(bǔ)，再與被減數(shù)相加得到最終的結(jié)果，所以需要增設(shè)一個(gè)進(jìn)位位輸入端口和進(jìn)位位的輸出端口。 圖 減法器的原理框圖 可以設(shè) a 端口為被減數(shù)， b 端口為減數(shù)， ci為輸入借位位， s 為結(jié)果的輸出端口，co 為借位的輸出端口。減法器的運(yùn)算過(guò)程中首先要引用加法器，在此不再贅述。而且此減法器可以進(jìn)行位數(shù)擴(kuò)展，每增加一位需要多引用一個(gè)加法器。 為使圖形原理簡(jiǎn)潔，所以此處只列出四位減法器。 VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 19 減法器通過(guò) VHDL 編程，經(jīng) QuartusⅡ編譯后建立波形仿真文件，設(shè)置被減數(shù) a為 1111，即十進(jìn)制數(shù) 15，設(shè)置減數(shù) b 為 1001，即十進(jìn)制數(shù) 9，仿真后所得結(jié)果如圖 所示。 159＝ 6，仿真結(jié)果正確，可知此減法器設(shè)計(jì)有效。 圖 減法器仿真 159＝ 6 顯示模塊 本模塊用來(lái)顯示計(jì)算器 輸入數(shù)值以及運(yùn)算的結(jié)果 。 圖 數(shù)碼管顯示模塊 顯示部分是系統(tǒng)的輸出部分，用于顯示按鍵值及計(jì)算結(jié)果。 數(shù)碼管顯示模塊如圖 所示。 端口說(shuō)明： CLK_seg：輸入信號(hào)，動(dòng)態(tài)掃描時(shí)鐘信號(hào)， data[31..0]：輸入信號(hào)，用 8 個(gè) 8421BCD 碼表示 8 位數(shù)字， data_out[7..0]：輸出的數(shù)碼管七段碼。 seg_sel[2..0]：輸出的數(shù)碼管掃描信號(hào)。 本次設(shè)計(jì)要用到 8 個(gè)數(shù)碼管，由于實(shí)驗(yàn)環(huán)境要求，必須使用動(dòng)態(tài)掃描顯示方式。 由于數(shù)字系統(tǒng)的數(shù)據(jù)運(yùn)算的操作數(shù)和運(yùn)算結(jié)果都是 BCD 碼，要由數(shù)碼管顯示出來(lái)，就要對(duì) BCD碼進(jìn)行譯碼。 首先通過(guò)八選一數(shù)據(jù)選擇器對(duì)要顯示的 8 個(gè)數(shù)碼管內(nèi)容選擇一個(gè)，而后進(jìn)行譯碼，成為數(shù)碼管顯示信號(hào)（ data_out[7..0]）， 數(shù)碼管顯示與 BCD 碼對(duì)應(yīng)關(guān)系如表 所示。數(shù)碼管顯示信號(hào) 輸出給數(shù)碼管的 h、 g、 f、 e、 d、 c、 b、 a 管腳。數(shù)碼管的結(jié)構(gòu) VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 20 圖如圖 所示。 圖 數(shù)碼管結(jié)構(gòu)圖 同 時(shí) ， 根據(jù) 八選 一 數(shù)據(jù) 選 擇器 的時(shí) 鐘 信號(hào) CLK_seg, 確定 數(shù) 碼管 掃描 信 號(hào)（ seg_sel[2..0]），送給實(shí)驗(yàn)系統(tǒng)的 74138 譯碼器的地址輸入端。通過(guò)三位的數(shù)碼管掃描信號(hào)，即譯碼器的地址端，確定選擇 8 個(gè)數(shù)碼管中的一個(gè)進(jìn)行顯示。 比如當(dāng)數(shù)碼管掃描信號(hào)（ seg_sel[2..0]） 為“ 000”時(shí)，選擇 1 號(hào)數(shù)碼管，其他的數(shù)碼管處于等待狀態(tài)，以此類推，當(dāng)傳輸來(lái)的數(shù)碼管掃描信號(hào)（ seg_sel[2..0]）為“ 111”時(shí)，選擇 8 號(hào)數(shù)碼管。 由于數(shù)碼管掃描信號(hào)轉(zhuǎn)換的頻率比較高，人眼具有余輝暫留效果，所以看起來(lái)數(shù)碼管是同時(shí)顯示，這就是數(shù)碼管的動(dòng)態(tài)顯示。 計(jì)算器控制系統(tǒng)的頂層原理圖 將各功能模塊連接在一起，形成計(jì)算器控制系統(tǒng)的頂層原理圖，如圖 所示。 VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 21 圖 計(jì)算器控制系統(tǒng)的 頂層 原理圖 本章小結(jié) 本章主要描述了計(jì)算器系統(tǒng)的 各模塊功能 ， 對(duì)其端口信息進(jìn)行了詳細(xì)的介紹，并描述分析了 軟件仿真結(jié)果，看到了計(jì)算器 加減運(yùn)行 的仿真結(jié)果。 VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 22 第 5 章硬件實(shí)現(xiàn)計(jì)算器系統(tǒng)主要模塊設(shè)計(jì) 計(jì)算器數(shù)字系統(tǒng)管腳鎖定 在對(duì)計(jì)算器各模塊進(jìn)行編譯仿真后，確定目標(biāo)芯片： EP1K30QC2082 芯片，而后鎖管腳，如表 所示。 表 計(jì)算器 數(shù)字 系統(tǒng)的管腳 鎖定 實(shí)驗(yàn)箱按鍵顯示 管腳鎖定 功能 按鍵 09 計(jì)算器 數(shù)值輸入 09 按鍵 A 清零鍵 按鍵 B 等于號(hào)鍵 按鍵 C 加號(hào)鍵 按鍵 D 減號(hào)鍵 開(kāi)關(guān) K1 Pin45 復(fù)位鍵 GCK1（可調(diào)） Pin79 時(shí)鐘頻率輸入 LED1 燈 Pin19 加法數(shù)值溢出 燈顯示 LED2 燈 Pin24 減法出現(xiàn)負(fù)數(shù)燈 顯示 鎖定了管腳之后， 再次編譯，而后 下載 生成的網(wǎng)表文件 。 實(shí)驗(yàn)箱結(jié)果展示 鎖定了管腳之后， 再次編譯，而后 下載 生成的網(wǎng)表文件 。 下載完成后，按下時(shí)鐘脈沖， 經(jīng)過(guò)多次試驗(yàn) 選擇合適的頻率 ，計(jì)算器時(shí)鐘在 1024Hz 的頻率比較合適。 按照表 管 腳 鎖定的對(duì)應(yīng)鍵 進(jìn)行操作，完成計(jì)算器系統(tǒng)的基本功能。 圖 為 實(shí)驗(yàn)系統(tǒng) 實(shí)現(xiàn)計(jì)算器系統(tǒng)的 硬件顯示。 加法運(yùn)算，如：計(jì)算 99999997+4=100000001 圖 輸入被加數(shù) 99999997 VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 23 圖 輸入加數(shù) 4 圖 顯示 99999997+4 的和： 100000001 減法運(yùn)算， 如：計(jì)算 666999=333 圖 輸入被減數(shù) 666 加法運(yùn)算溢出指示燈 VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 24 圖 輸入減數(shù) 999 圖 顯示 666999 的結(jié)果： 333 本章小結(jié) 本章計(jì)算器 數(shù)字 系統(tǒng) 下載過(guò)程 做了 簡(jiǎn)單 介紹，包括引腳的 鎖定 ， 并通過(guò)實(shí)驗(yàn)箱驗(yàn)證了本次設(shè)計(jì) 完成了基本的 加減法 操作功能。 減法運(yùn)算負(fù)數(shù)指示燈 VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 25 結(jié)束語(yǔ) 畢業(yè)設(shè)計(jì)是本科學(xué)習(xí)階段最后一次將自己所學(xué)理論與實(shí)際相結(jié)合的機(jī)會(huì)，通過(guò)這次比較完整的基于 FPGA的計(jì)算器芯片設(shè)計(jì)，我自己的理論與實(shí)踐相結(jié)合的能力有了大幅度的提升。 在溫習(xí)了所學(xué)專業(yè)知識(shí)的基礎(chǔ)上，通過(guò)查閱專業(yè)書(shū)籍、相關(guān)文獻(xiàn)資來(lái)解決實(shí)際工程問(wèn)題，這鍛煉了我的綜合運(yùn)用各項(xiàng)知識(shí)和資源的能力。而且通過(guò)對(duì)整體的掌控，對(duì)局部的取舍，以及對(duì)細(xì)節(jié)的斟酌處理，都使我的實(shí)際動(dòng)手經(jīng)驗(yàn)得到了極大的豐富。由于程序編寫與處理是一項(xiàng)非常繁瑣非常令人頭疼的工作，完成了這些，也使我的意志、抗壓能力及耐力都得到了不同程度的提升，我相信這些提升是會(huì)影響我一輩子的寶貴財(cái)富。 這一次的設(shè)計(jì)讓我積累很多的解決實(shí)際問(wèn)題的經(jīng)驗(yàn)，使我的頭腦更加靈活，這必然會(huì)讓我在未來(lái)的工作學(xué)習(xí)中表現(xiàn)出更高的應(yīng)變能力，更強(qiáng)的溝通力和理解 力。這也許就是我們?cè)谔と肷鐣?huì)前進(jìn)行畢業(yè)設(shè)計(jì)的最主要的目的吧。 通過(guò)這次的設(shè)計(jì)，我對(duì) FPGA技術(shù)、 VHDL 語(yǔ)言以及 QuartusⅡ的使用都有了深入的了解。雖然畢業(yè)設(shè)計(jì)中內(nèi)容較多，過(guò)程繁瑣但這也造就了我豐富的收獲。我采用的是分模塊的設(shè)計(jì)方法，各個(gè)模塊的設(shè)計(jì)我都是隨著設(shè)計(jì)的不斷深入而不斷熟悉并學(xué)會(huì)應(yīng)用的。能夠完成本次畢業(yè)設(shè)計(jì)令我松了一口氣，相信下一次做其它設(shè)計(jì)時(shí)我會(huì)做的更好。 VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 26 參考文獻(xiàn) [1] Mechanical calculator. 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