【文章內(nèi)容簡(jiǎn)介】 由于相關(guān)的其他領(lǐng)域的技術(shù)取得不斷的發(fā)展，如半導(dǎo)體技術(shù)、集成技術(shù)和計(jì)算機(jī)技術(shù)等等，電子系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)手段發(fā)生了很大的變化，使得 EDA 軟件可以不斷地更新和增加。電子技術(shù)已經(jīng)廣泛應(yīng)用到了 EDA 領(lǐng)域，各個(gè)學(xué)科之間的交叉越來越多，電子領(lǐng)域各學(xué)科應(yīng)用更加廣泛，使得 EDA 軟件的功能更加強(qiáng)大，傳統(tǒng)的固定功能集成塊的設(shè)計(jì)方法正逐步地退出歷史的舞臺(tái)，而基于芯片的設(shè)計(jì)方法正成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。 Quartus II QUARTUS Ⅱ 軟件的用戶界面 （ 1） 標(biāo)題欄 標(biāo)題欄中顯示當(dāng)前工 程的路徑和工程名。 （ 2） 菜單欄 菜單欄主要由文件（ File）、編輯（ Edit）、視圖（ View）、工程（ Project）、資源分（ Assignments）、操作（ Processing）、工具（ Tools）、窗口（ Window）和幫助（ Help）等下拉菜單組成。 （ 3） 工具欄 工具欄中包含了常用命令的快捷圖標(biāo)。 （ 4） 資源管理窗口 資源管理窗口用于顯示當(dāng)前工程中所有相關(guān)的資源文件。 （ 5） 工程工作區(qū) 當(dāng) QuartusⅡ 實(shí)現(xiàn)不同的功能時(shí)，此區(qū)域?qū)⒋蜷_對(duì)應(yīng)的操作窗口，顯示不同的內(nèi)容，進(jìn)行不同的操作，如器件設(shè)置、定時(shí)約束設(shè)置、編譯報(bào)告等均顯示在此窗口中。 （ 6） 編譯狀態(tài)顯示窗口 此窗口主要顯示模塊綜合、布局布線過程及時(shí)間。 VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 5 （ 7） 信息顯示窗口 該窗口主要顯示模塊綜合、布局布線過程中的信息，如編譯中出現(xiàn)的警告、錯(cuò)誤等，同時(shí)給出警告和錯(cuò)誤的具體原因。 Ⅱ 的開發(fā)流程 Altera 公司的 QuartusⅡ 軟件提供了一個(gè)綜合開發(fā)環(huán)境。 QuartusⅡ 集成環(huán)境包括以下內(nèi)容：系統(tǒng)級(jí)設(shè)計(jì)，嵌入式軟件開發(fā)，可編程邏輯 器件 (PLD)設(shè)計(jì) ，綜合，布局和布線，驗(yàn)證和仿真。 QuartusⅡ 設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者需要提供了一個(gè)完整的多平臺(tái)開發(fā)環(huán)境，它包含整個(gè) FPGA和 CPLD設(shè)計(jì)階段的解決方案。圖 說明了 QuartusⅡ 軟件的開發(fā)流程。 圖 QuartusⅡ 軟件的開發(fā)流程 由流程圖可知 ，利用 QuartusⅡ 軟件進(jìn)行開發(fā)可以分為以下四個(gè)步驟： （ 1） 輸入設(shè)計(jì)文件 ， 常用的輸入文件格式有以下幾種：原理圖（ .bdf、 .gdf、 .bsf） VHDL（ .vhd） ， Verilog HDL（ .v） ， AHDL（ .tdf） )； （ 2） 編譯設(shè)計(jì)文件； （ 3） 仿真設(shè)計(jì)文件 ； （ 4） 編程下載設(shè)計(jì)文件。 設(shè)計(jì)輸入 綜合 布局、布 線 時(shí)序分析 仿真 編 程、配置 調(diào)試 時(shí)序逼近 VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 6 VHDL 語言 VHDL發(fā)展現(xiàn)狀 VHDL，全稱超高速集成電路硬件描述語言（ VHSIC hardware description language），在基于復(fù)雜可程式邏輯裝置 (CPLD) 、現(xiàn)場(chǎng)可編程邏輯門陣列 (FPGA) 和特殊應(yīng)用積體電路 (ASIC) 的數(shù)字系統(tǒng)設(shè)計(jì)中有著廣泛的應(yīng)用。 VHDL 語言誕生于 1983 年， 1987 年被美國國防部和 IEEE 確定為標(biāo)準(zhǔn)的硬件描述語言。自從 IEEE發(fā)布了 VHDL的第一個(gè)標(biāo)準(zhǔn)版本 IEEE 10761987 后，各大 EDA公司都先后推出了自己支援 VHDL 的 EDA 工具。 VHDL 在電子設(shè)計(jì)行業(yè)得到了廣泛的認(rèn)同。此后 IEEE又先后發(fā)布了 IEEE 10761993 和 IEEE 107620xx 版本。 VHDL 語言翻譯成中文就是超高速集成電路硬件描述語言，主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中 國的應(yīng)用多數(shù)是用在 FPGA/CPLD/EPLD 的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來設(shè)計(jì) ASIC。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu) 、 行為 、 功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式、描述風(fēng)格以及語法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分 ，即 端口 )和內(nèi)部（或稱不可視部分）， 即 涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后， 其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 [7] VHDL程序結(jié)構(gòu) 注： VHDL 不區(qū)分大小寫； libraryieee。庫聲明，聲明工程中用到的庫，這里聲明的是 IEEE庫 use 。包聲明，聲明工程中用到的包，這里聲明的是 IEEE的STD_LOGIC_1164 包 實(shí)體 entity 它負(fù)責(zé)宣告一個(gè) 器件 的外部輸入與輸出， 下面的程序是 一個(gè)簡(jiǎn)單的范例（尖括號(hào)內(nèi)為必填，方括號(hào)內(nèi)為可選）： ENTITY 實(shí)體名 IS[4] [GENERIC（常數(shù)名：數(shù)據(jù)類型 [：設(shè)定值 ] ； {常數(shù)名：數(shù)據(jù)類型 [：設(shè)定值 ] }）； ] [PORT（端口名：端口模式數(shù)據(jù)類型； {端口名：端口模式數(shù)據(jù)類型 }）； ] END ENTITY 實(shí)體名； VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 7 結(jié)構(gòu)體 architecture 它負(fù)責(zé)實(shí)現(xiàn)內(nèi)部的硬體電路。 ARCHITECTURE 結(jié)構(gòu)體名； [說明語句 ] BEGIN [功能描述語句 ] END ARCHITECTURE 結(jié)構(gòu)體名； 配置 Configuration 配置用來描述各種層與層的連接關(guān)系以及實(shí)體與結(jié)構(gòu)體之間的關(guān)系，此處不贅述 。 VHDL語言的特點(diǎn) VHDL 語言作為一種標(biāo)準(zhǔn)的硬件描述語言，具有結(jié)構(gòu)嚴(yán)謹(jǐn)、描述能力強(qiáng)的特點(diǎn)。支持從系統(tǒng)級(jí)到邏輯門級(jí)電路所有層次的設(shè)計(jì)，適合于復(fù)雜邏輯電路和系統(tǒng)的設(shè)計(jì)。作為一種高級(jí)硬件描述語言， VHDL 語言有如下特點(diǎn) [6]： （ 1） 與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)、從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 （ 2） VHDL 具有豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期，就能檢查系統(tǒng)的功能可行性，隨時(shí)可對(duì)系統(tǒng)進(jìn)行仿真模擬，使設(shè)計(jì)者對(duì)整個(gè)工程的結(jié)構(gòu)和功能的可行性做出判斷。 （ 3） 用 VHDL 完成一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表（根據(jù)不同的實(shí)現(xiàn)芯片）。這種方式突破了門級(jí)設(shè)計(jì)的瓶頸，極大地減少了電路設(shè)計(jì)的時(shí)間和可能發(fā)生地錯(cuò)誤，降低了開發(fā)成本。利用 EDA 工具的邏輯優(yōu)化功能，可以自動(dòng)地把一個(gè)綜合后的設(shè)計(jì)變成一個(gè)更小、更高速的電路系統(tǒng)。反過來，設(shè)計(jì)者還可以容易地從綜合和優(yōu)化 的電路中獲得設(shè)計(jì)信息，返回去更新修改 VHDL 設(shè)計(jì)描述，使之更加完善。 （ 4） VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性。設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必顧及最終設(shè)計(jì)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。正因?yàn)?VHDL 得硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)，所以 VHDL 設(shè)計(jì)程序的硬件實(shí)現(xiàn)目標(biāo)器件有廣闊的選擇范圍。 （ 5） 由于 VHDL 具有類屬描述語句和子程序調(diào)用等功能，對(duì)于完成的設(shè)計(jì)，在不改變?cè)闯绦虻臈l件下，只需改變類屬參量或函數(shù)，就能輕而易舉地改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。 VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 8 （ 6） VHDL 本身的生命周期長(zhǎng)。因?yàn)?VHDL 得硬件 描述與工藝無關(guān)，不會(huì)因工藝變化而使描述過時(shí)。而與工藝技術(shù)有關(guān)的參數(shù)可通過 VHDL 提供的屬性加以描述，當(dāng)生產(chǎn)工藝改變時(shí)，只需要修改相應(yīng)程序中的屬性參數(shù)即可。 FPGA 概念 [5] FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 CPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的 缺點(diǎn)。 FPGA采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸入輸出模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 基本特點(diǎn) （ 1） 采用 FPGA設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 （ 2） FPGA可做其它全定制或半定制 ASIC 電路的測(cè)試樣片。 （ 3） FPGA內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 （ 5） FPGA是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 （ 6） FPGA采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 （ 7） FPGA 編程多樣，可反復(fù)使用。它 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的 RAM 進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA能夠反復(fù)使用。 （ 8） FPGA 的使用非常靈活。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的EPROM、 PROM 編程器即可。當(dāng)需要修改 FPGA 功能時(shí)，只需換一片 EPROM 即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 （ 9） 可以在 FPGA中設(shè)計(jì)完全并行的算法處理方案 ，非常快速。 （ 10） 目前的 FPGA 設(shè)計(jì)一般采用 Topdown（自頂向下）的設(shè)計(jì)方法。先將系統(tǒng)劃分為各個(gè)功能子模塊，在系統(tǒng)級(jí)層次上進(jìn)行行為描述，再對(duì)這些子模塊進(jìn)一步進(jìn)行行為描述。 VHDL 設(shè)計(jì) FPGA 數(shù)字系統(tǒng)：計(jì)算器 9 ZY11EDA13BE 實(shí)驗(yàn)系統(tǒng)介紹 [10]