【正文】 最后，衷心感謝論文評審和答辯過程中付出辛勤汗水的各位專家。正是嚴老師的無私幫助與熱忱鼓勵，我的畢業(yè)論文才能夠得以順利完成，謝謝嚴老師。她為人隨和熱情，治學嚴謹細心。能夠完成本次畢業(yè)設(shè)計令我松了一口氣，相信下一次做其它設(shè)計時我會做的更好。雖然畢業(yè)設(shè)計中內(nèi)容較多，過程繁瑣但這也造就了我豐富的收獲。這也許就是我們在踏入社會前進行畢業(yè)設(shè)計的最主要的目的吧。由于程序編寫與處理是一項非常繁瑣非常令人頭疼的工作，完成了這些，也使我的意志、抗壓能力及耐力都得到了不同程度的提升，我相信這些提升是會影響我一輩子的寶貴財富。 在溫習了所學專業(yè)知識的基礎(chǔ)上，通過查閱專業(yè)書籍、相關(guān)文獻資來解決實際工程問題，這鍛煉了我的綜合運用各項知識和資源的能力。 加法運算，如：計算 99999997+4=100000001 圖 輸入被加數(shù) 99999997 VHDL 設(shè)計 FPGA 數(shù)字系統(tǒng)：計算器 23 圖 輸入加數(shù) 4 圖 顯示 99999997+4 的和： 100000001 減法運算， 如：計算 666999=333 圖 輸入被減數(shù) 666 加法運算溢出指示燈 VHDL 設(shè)計 FPGA 數(shù)字系統(tǒng)：計算器 24 圖 輸入減數(shù) 999 圖 顯示 666999 的結(jié)果： 333 本章小結(jié) 本章計算器 數(shù)字 系統(tǒng) 下載過程 做了 簡單 介紹，包括引腳的 鎖定 ， 并通過實驗箱驗證了本次設(shè)計 完成了基本的 加減法 操作功能。 按照表 管 腳 鎖定的對應(yīng)鍵 進行操作，完成計算器系統(tǒng)的基本功能。 實驗箱結(jié)果展示 鎖定了管腳之后， 再次編譯，而后 下載 生成的網(wǎng)表文件 。 VHDL 設(shè)計 FPGA 數(shù)字系統(tǒng)：計算器 22 第 5 章硬件實現(xiàn)計算器系統(tǒng)主要模塊設(shè)計 計算器數(shù)字系統(tǒng)管腳鎖定 在對計算器各模塊進行編譯仿真后，確定目標芯片： EP1K30QC2082 芯片，而后鎖管腳，如表 所示。 計算器控制系統(tǒng)的頂層原理圖 將各功能模塊連接在一起，形成計算器控制系統(tǒng)的頂層原理圖，如圖 所示。 比如當數(shù)碼管掃描信號（ seg_sel[2..0]） 為“ 000”時，選擇 1 號數(shù)碼管，其他的數(shù)碼管處于等待狀態(tài)，以此類推，當傳輸來的數(shù)碼管掃描信號（ seg_sel[2..0]）為“ 111”時，選擇 8 號數(shù)碼管。 圖 數(shù)碼管結(jié)構(gòu)圖 同 時 ， 根據(jù) 八選 一 數(shù)據(jù) 選 擇器 的時 鐘 信號 CLK_seg, 確定 數(shù) 碼管 掃描 信 號（ seg_sel[2..0]），送給實驗系統(tǒng)的 74138 譯碼器的地址輸入端。數(shù)碼管顯示信號 輸出給數(shù)碼管的 h、 g、 f、 e、 d、 c、 b、 a 管腳。 由于數(shù)字系統(tǒng)的數(shù)據(jù)運算的操作數(shù)和運算結(jié)果都是 BCD 碼，要由數(shù)碼管顯示出來，就要對 BCD碼進行譯碼。 seg_sel[2..0]：輸出的數(shù)碼管掃描信號。 數(shù)碼管顯示模塊如圖 所示。 圖 減法器仿真 159＝ 6 顯示模塊 本模塊用來顯示計算器 輸入數(shù)值以及運算的結(jié)果 。 VHDL 設(shè)計 FPGA 數(shù)字系統(tǒng)：計算器 19 減法器通過 VHDL 編程，經(jīng) QuartusⅡ編譯后建立波形仿真文件，設(shè)置被減數(shù) a為 1111，即十進制數(shù) 15，設(shè)置減數(shù) b 為 1001，即十進制數(shù) 9，仿真后所得結(jié)果如圖 所示。而且此減法器可以進行位數(shù)擴展，每增加一位需要多引用一個加法器。 圖 減法器的原理框圖 可以設(shè) a 端口為被減數(shù)， b 端口為減數(shù)， ci為輸入借位位， s 為結(jié)果的輸出端口，co 為借位的輸出端口。由圖可以看出，此減法器共需要兩個輸入端口和一個輸出端口。 16+176＝ 192，仿真結(jié)果正確，可知此加法器設(shè)計有效。 VHDL 設(shè)計 FPGA 數(shù)字系統(tǒng)：計算器 18 加法器通過 VHDL 編程，經(jīng) QuartusⅡ編譯后建立波形仿真文件。此加法器還有兩個輸出端口，分別是加法運算的最終結(jié)果輸出和進位位的輸出，設(shè) s 為結(jié)果的輸出端口， co 為進位的輸出端口。 圖 加法器的原理框圖 加法器要有被加數(shù)、加數(shù)和進位位的輸入端口。而經(jīng)過實踐證明， 4 位二進制并行進位加法器和串行級聯(lián)加法器占用的資源幾乎相同。尤其是當運算位數(shù)增加的時 候，相同位數(shù)的并行進位和串行進位加法器的資源占用差距也越來越大。 并行進位方式則是在各位的加法環(huán)節(jié)之外，另外設(shè)有進位產(chǎn)生邏輯電路，各位的進位輸入信號同時產(chǎn)生，從而各位可以同時完成全加運算，輸出最后結(jié)果。 串行進位加法器是將多個一位全加器級聯(lián)，低位全加器的進位輸出送給相鄰高位全加器作為進位輸入，以此構(gòu)成多位加法器。控制模塊的模塊圖如圖 所示。 計算器數(shù)字系統(tǒng)運算的實現(xiàn) 計算器的運算首先通過控制模塊確定進行加法或減法運算，而后由加法器或減法器完成運算。 譯碼 模塊經(jīng) VHDL 編程后，編譯完成，生成器件如圖 所示。 端口 說明 ： clk1: 鍵盤掃描的時鐘信號， kbrow[3..0]: 輸入鍵值信號， kbcol[3..0]: 行掃描的鍵值信號， en: 輸出使能信號， at[3..0]輸出的 : 8421BCD碼，表示的是按鍵 0F。 鍵盤輸入模塊經(jīng) VHDL 編程后，編譯完成，生成器件如圖 所示。 VHDL 設(shè)計 FPGA 數(shù)字系統(tǒng)：計算器 15 第 4 章 計算器系統(tǒng)主要模塊設(shè)計 輸入模塊 輸入模塊包括兩個部分：鍵盤輸入和譯碼電路。 計算器數(shù)字系統(tǒng) 具體的結(jié)構(gòu)框圖如圖 所示。 系統(tǒng)采用模塊化設(shè)計理念使程序設(shè)計更加層次分明。 VHDL 設(shè)計 FPGA 數(shù)字系統(tǒng)：計算器 12 計算器設(shè)計流程圖 N Y N Y “ +”“ ” N N 運算符 存儲 顯示 是否 按鍵？ 存儲 操作數(shù) 存儲 并顯示第一個操作數(shù) 何種運算符？ 輸入“ =”？ 輸入“ =”？ 加法器 運算 減法器 運算 結(jié)束 復(fù)位 開始 去抖 譯碼 存儲 顯示 存儲 并顯示第二個操作數(shù) 存儲 并顯示第二個操作數(shù) 存儲并 顯示 結(jié)果 系統(tǒng)清零 清零 輸入清零 /運算符？ 輸入運算符？ Y Y 圖 計算器設(shè)計流程圖 VHDL 設(shè)計 FPGA 數(shù)字系統(tǒng)：計算器 13 根據(jù)功能要求，計算器設(shè)計流程圖如圖 所示。 答案 ： 34 被送回到 X 寄存器。 當 =鍵 被按下時，從標志寄存器 發(fā)送 一個 “ 消息 ” 告訴 控制模塊： 操作做的是 “ 加法 ” 。 隨后， 第二個數(shù)字 9 被編碼并傳送到 X 寄存器。 例如：輸入： 2 5 + 9 =， 輸出： 34 當 2 5 被輸入，它 通過鍵盤 掃描 模塊獲得 ，數(shù)字 25 被編碼和發(fā)送到 X寄存器。 例如：輸入： 2 + 5=， 輸出： 7 （ 2） 實現(xiàn)單運算符表達式計算的功能。結(jié)果可以作為下一個運算的第一運算數(shù)。設(shè)計要求： （ 1） 具備整型數(shù)據(jù)的算術(shù)（加法器、減法器）運算功能。 本次設(shè)計目標 FPGA芯片是： EP1K30QC2082） ZY11EDA13BE實驗系統(tǒng) VHDL 設(shè)計 FPGA 數(shù)字系統(tǒng)：計算器 10 圖 altera 芯片 EP1K30QC2082 本章小結(jié) 本章主要 介紹了 EDA 的概念、本次設(shè)計使用到的軟硬件工具，為后續(xù)的設(shè)計提供了基礎(chǔ)。 本次設(shè)計使用了電源模塊、鍵盤模塊、數(shù)字可調(diào)信號源、數(shù)碼管顯示模塊與 LED 顯示模塊。另外實驗系統(tǒng)還有所有I/O 口開放，數(shù)字 EDA與模擬 EDA混合實驗與開發(fā)，編程下載通用性強，良好的混合電壓（ MV）兼容功能，以及基于 EDA技術(shù)的免連實驗系統(tǒng)等特點。 VHDL 設(shè)計 FPGA 數(shù)字系統(tǒng)：計算器 9 ZY11EDA13BE 實驗系統(tǒng)介紹 [10] （ 1） ZY11EDA13BE實驗系統(tǒng)特點 采用主板 A 基本實驗系統(tǒng) +適配板 B（擴展板） +擴展板 C（適配板）的結(jié)構(gòu)，配置靈活，可擴展性強。 （ 10） 目前的 FPGA 設(shè)計一般采用 Topdown（自頂向下）的設(shè)計方法。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 FPGA 的編程無須專用的 FPGA 編程器，只須用通用的EPROM、 PROM 編程器即可。掉電后， FPGA 恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此， FPGA能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 （ 7） FPGA 編程多樣，可反復(fù)使用。 （ 5） FPGA是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風險最小的器件之一。 （ 2） FPGA可做其它全定制或半定制 ASIC 電路的測試樣片。 FPGA采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸入輸出模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 FPGA 概念