【導(dǎo)讀】力地推動(dòng)著社會(huì)生產(chǎn)力的發(fā)展和社會(huì)信息化程度的提高。在現(xiàn)代電子技術(shù)中，可編程器無疑是扮演著重要角色。的可編程邏輯可以方便的實(shí)現(xiàn)高速數(shù)字信號(hào)處理。它突破了并行處理、流水級(jí)。的硬件描述語言，從而為數(shù)字系統(tǒng)設(shè)計(jì)提供了極大的方便。程，VHDL語言的功能特點(diǎn)等。過該系統(tǒng)的功能，體現(xiàn)出FPGA在數(shù)據(jù)處理中的應(yīng)用。該電子鐘系統(tǒng)功能齊。全，設(shè)計(jì)思路清晰。系統(tǒng)程序基于VHDL語言，采用模塊化設(shè)計(jì)方法。換成七段碼組件。每個(gè)子程序均經(jīng)過EDA工具仿真，并附有仿真圖，最后將各。模塊組裝為一個(gè)整體——電子鐘。

　　

【正文】 87 年底，IEEE 確認(rèn)美國國防部開發(fā)的 VHDL 為標(biāo)準(zhǔn)硬件描述語言。之后，各 EDA 公司研究的硬件電路設(shè)計(jì)工具逐漸向 VHDL 靠攏， VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受， 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，公布了新版本的 VHDL?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，在電子工程領(lǐng)域，從各公司的設(shè)計(jì)人員到大學(xué)的教授、學(xué)生都極其重視對(duì)其的學(xué)習(xí)研究， VHDL已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在 21 世紀(jì)中，幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)將由 VHDL 與 Verilog 語言承擔(dān)。 VHDL 語言和其他語言相比，最大的區(qū)別在于計(jì)方法的差別 。 VHDL 的主要優(yōu)點(diǎn)有： 1． VHDL 支持自頂至下的和基于庫的設(shè)計(jì)方法，而且支持同步電路、異步電路、 FPGA 以及其他隨機(jī)電路的設(shè)計(jì)。 VHDL 具有比其他硬件描述語言更強(qiáng)的行為描述能力，基于抽象的行為描述風(fēng)格避開了具體的硬件結(jié)構(gòu)，是設(shè)計(jì)人員能從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)。 2． VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)在利用的功能，它支持系統(tǒng)的數(shù)學(xué)模型直到門級(jí)電路的描述，并且高層次的行為描述和低層次的門級(jí)電路描述、結(jié)構(gòu)描述可以混合使用。這些特點(diǎn)符合 IC 設(shè)計(jì)的市場要求。 VHDL 支持系統(tǒng)級(jí)描述，這是它由于其他硬件描述語言的突出優(yōu)點(diǎn)。例如， Verilog 語言是一種門級(jí)電路描述語言，其風(fēng)格接近于電路原理圖，設(shè)計(jì)者需要搞清楚具體的電路結(jié)構(gòu)的細(xì)節(jié)，因此其工作量通常較大。 VHDL 語言卻最適合描述電路的行為，即描述電路的功能，然后由綜合器生成符合要求的電路網(wǎng)絡(luò)。 3． VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)，當(dāng)門級(jí)或門級(jí)以上的描述通過仿真檢驗(yàn)后，再利用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝，因此電路的設(shè)計(jì)與工藝的改變是相互獨(dú)立的，并且 VHDL 硬件描述語言的實(shí)現(xiàn)目標(biāo)器件的選擇范圍廣泛 ，可使用各系列的 CPLD、 FPGA 及各種門陣列器件。 4． VHDL 具有類屬描述語句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)源程序，可以通過修改類屬參數(shù)表和函數(shù)的方法來改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。 VHDL xx 大學(xué)學(xué)士學(xué)位論文 17 具有豐富的仿真語句和庫函數(shù)，使得門電路級(jí)功能仿真、檢查成為可能，使設(shè)計(jì)者對(duì)整個(gè)工程設(shè)計(jì)的結(jié)構(gòu)和功能的可行性作出決策。 盡管 VHDL 作為 IEEE 的制定的工業(yè)標(biāo)準(zhǔn)硬件描述語言具有諸多優(yōu)點(diǎn)，但它也具有文本的局限性及隱含信息內(nèi)容，具體表現(xiàn)如下： 1． 通用整數(shù)等匿名類類型或依據(jù)不同系統(tǒng)應(yīng)用環(huán)境而定的語言內(nèi)容信息，在編譯處理時(shí)，應(yīng) 對(duì)這些想象予以定量限制。 2． 文本定義的隱式操作，如 read、 write、 endfile 等。 3． 預(yù)定義屬性的不明確性。按照文本手冊(cè)定義， VHDL 語言的預(yù)定義屬性low、 high 等存在著不明確性問題，為此應(yīng)對(duì)照國際的測(cè)試碼人為地修訂。 4． 接口的匹配。接口的匹配包括參數(shù)個(gè)數(shù)、類型等匹配檢查。對(duì)在靜態(tài)編譯中不能完全處理的問題，采用部分匹配的方法，而對(duì)于全部的匹配因?yàn)閰?shù)變化種類太多，缺少足夠信息而采取信息下傳，在動(dòng)態(tài)模擬調(diào)試時(shí)匹配。 基于 VHDL 的系統(tǒng)設(shè)計(jì)流程 VHDL 程序設(shè)計(jì)采用自頂向下的模塊化設(shè) 計(jì)方法，一個(gè)完整的 VHDL 程序包括實(shí)體 (entity)、結(jié)構(gòu)體 (architecture)、配置 (configuration)、程序包 (package)和庫 (library)五個(gè)部分 。 基于 VHDL 語言的系統(tǒng)設(shè)計(jì)流程如圖 32 所示 。 系 統(tǒng) 分 析 和 劃 分寫 出 各 模 塊 V H D L 程 序?qū)?出 各 模 塊 V H D L 測(cè) 試 標(biāo) 準(zhǔn) 對(duì) V H D L 模 塊 進(jìn) 行 模 擬 仿 真 將 V H D L 模 塊 組 合 成 門 級(jí) 電 路 門 級(jí) 電 路 仿 真 電 路 物 理 實(shí) 現(xiàn)（ 調(diào) 整 ） 圖 32 基于 VHDL 的數(shù)字系統(tǒng)設(shè)計(jì) xx 大學(xué)學(xué)士學(xué)位論文 18 電子鐘主要功能模塊設(shè)計(jì) 數(shù)字鐘系統(tǒng)是由各個(gè)功能模塊組成的，在 這里主要介紹 其中的 分頻模塊，六十進(jìn)制計(jì)數(shù)器模塊，二十四進(jìn)制計(jì)數(shù)器 模塊，校時(shí)模塊和 BCD 七段顯示譯碼器模塊。 分頻模塊 由于輸入時(shí)鐘信號(hào)為 1024Hz，我們需要把它通過分頻得到 1Hz 即周期為 1s的秒脈沖時(shí)鐘信號(hào)， 模塊圖如 圖 33 所表示。 其中 clk1024 表示輸入信號(hào)， clk1表示頻率為 1 的輸出信號(hào)。 c l k 1 0 2 4c l k _ d i vc l k 1 圖 33 分頻模塊 分頻模塊程序如下 。 Library IEEE。 Use 。 Use 。 Use 。 Entity div1024 is Port( clk: in std_logic。from system clock(1024Hz) f1hz: out std_logic)。 1Hz output signal end div1024。 architecture arch of div1024 is input: clk output: f1hz signal count : integer range 0 to 1023。count from 0 to 1023local signal begin process for dividing by 1024 process (clk) begin if rising_edge(clk) then count=count+1。 if count=63 then f1hz=39。139。 else f1hz=39。039。 end if。 end if。 end process。 end arch。 xx 大學(xué)學(xué)士學(xué)位論文 19 六十進(jìn)制計(jì)數(shù)器 模塊 在該 計(jì)數(shù)模塊中，上述描述的分頻模塊分出的 1Hz 的時(shí)鐘信號(hào)作為該模塊的輸入，其進(jìn)位作為分鐘計(jì)數(shù)器的時(shí)鐘信號(hào)。將 六十 進(jìn)制的計(jì)數(shù)模塊用 8bit 的數(shù)組用來表示，高四位為 秒鐘的十位，低四位為秒鐘的個(gè)位。 模塊如 圖 34 所示， 其中 clk 為 1Hz 的時(shí)鐘信號(hào)， COUT 為進(jìn)位輸出， SL為秒低位的輸出， SH為秒高位的輸出。 C L KS E C M I N S L [ 3 ? 0 ]S H [ 3 ? 0 ]C O U T 圖 34 六十進(jìn)制 計(jì)數(shù)器模塊 可以把 2 片 74160 芯片連成六十進(jìn)制計(jì)數(shù)器， 其電路圖 如下 。 圖 35 六十進(jìn)制計(jì)數(shù)器電路圖 xx 大學(xué)學(xué)士學(xué)位論文 20 六十進(jìn)制計(jì)數(shù)器 程序如下 。 LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT60 IS PORT(CLK,RST,EN:IN STD_LOGIC。 CQ0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CQ1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT:OUT STD_LOGIC)。 END CNT60。 ARCHITECTURE behav OF CNT60 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE Q0,Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF RST=39。139。 THEN Q0:=(OTHERS=39。039。)。 Q1:=(OTHERS=39。039。)。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF EN=39。139。 THEN IF Q0=9 and Q1=5 THEN Q0:=(OTHERS=39。039。)。 Q1:=(OTHERS=39。039。)。 elsif Q0=9 THEN Q0:=(OTHERS=39。039。)。 Q1:=Q1+1。 ELSE Q0:=Q0+1。 END IF。 END IF。 END IF。 IF Q0=9 and Q1=5 THEN COUT=39。139。 ELSE COUT=39。039。 END IF。 CQ0=Q0。 CQ1=Q1。 END PROCESS。 END behav。 二十四 進(jìn)制計(jì)數(shù)器 模塊 在該 計(jì)數(shù)模塊中， 將 分鐘計(jì)數(shù)器的時(shí)鐘信號(hào) 作為該模塊的輸入。 將 二十四進(jìn)制的計(jì)數(shù)模塊用 8bit 的數(shù)組用來表示，高四位為 時(shí)鐘的十位，低四位為時(shí) 鐘的個(gè)位。 當(dāng)計(jì)數(shù)為 23： 59： 59 時(shí)，自動(dòng)清零，重新開始計(jì)數(shù)。 模塊如 圖 36 所表示， 其中 clk 為 分鐘的 時(shí)鐘信號(hào)， clr 為清零端 ， HL 為秒低位的輸出， HH 為秒高位的輸出 。 xx 大學(xué)學(xué)士學(xué)位論文 21 H o u rc l kc l rH H [ 3 ? 0 ]H L [ 3 ? 0 ] 圖 36 二十四進(jìn)制計(jì)數(shù)器模塊 同樣可以把 2 片 74160 芯片連成二十四進(jìn)制計(jì)數(shù)器， 其電路圖 如下 。 圖 37 二十四進(jìn)制計(jì)數(shù)器電路圖 二十四進(jìn)制計(jì)數(shù)器程序如下 。 LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT24 IS PORT(CLK,RST,EN:IN STD_LOGIC。 xx 大學(xué)學(xué)士學(xué)位論文 22 CQ2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CQ3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT:out std_logic)。 END CNT24。 ARCHITECTURE behav OF CNT24 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE Q0,Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF RST=39。139。 THEN Q0:=(OTHERS=39。039。)。 Q1:=(OTHERS=39。039。)。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF EN=39。139。 THEN IF Q0=3 and Q1=2 THEN Q0:=(OTHERS=39。039。)。 Q1:=(OTHERS=39。039。)。 elsif Q0=9 THEN Q0:=(OTHERS=39。039。)。 Q1:=Q1+1。 ELSE Q0:=Q0+1。 END IF。 END IF。 END IF。 IF Q0=3 and Q1=2 THEN COUT=39。139。 ELSE COUT=39。039。 END IF。 CQ2=Q0。 CQ3=Q1。 END PROCESS。