【正文】 FPGA 中實(shí) 現(xiàn)各種組合邏輯功能的原理是，通過對各存儲(chǔ)器單元的編程，來控制門陣列中的開與關(guān)，從而實(shí)現(xiàn)不同的邏輯功能。以 圖 23 電路 所示。 由于在設(shè)計(jì)過程中，往往由布局布線器自動(dòng)根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。嵌入式塊 RAM 可以配置為單端口RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲(chǔ)結(jié)構(gòu)。 可編程 I/O 單元 嵌入式 RAM 基本可編程邏輯單元 內(nèi)嵌專用內(nèi)核 底層嵌入 功能單元 布線資源 圖 21 FPGA 的基本結(jié)構(gòu) xx 大學(xué)學(xué)士學(xué)位論文 7 每個(gè)單元簡介如下： ． 可編程輸入 /輸出單元（ I/O 單元） 目前大多數(shù) FPGA 的 I/O 單元被設(shè)計(jì)為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動(dòng)電流的大小等。 IP 核心包括從復(fù)雜數(shù)字信號(hào)處理算法和存儲(chǔ)器控制器直到總線接口和成熟的軟件微處理器在內(nèi)的一切。能夠?qū)崿F(xiàn)這一點(diǎn)的重要 xx 大學(xué)學(xué)士學(xué)位論文 5 原因之一是像賽靈思這樣的 PLD 供應(yīng)商是 “無晶圓制造廠 ”企業(yè)，并不直接擁有芯片制造工廠，賽靈思將芯片制造工作外包給聯(lián)華電子（ UMC）和東芝，他們是芯片制造行業(yè)的領(lǐng)導(dǎo)廠商。這是由于FPGA 是門級編程 ,并且 CLB 之間采用分布式互聯(lián) ,而 CPLD 是邏輯塊級編程 ,并且其邏輯塊之間的互聯(lián)是集總式的。 3． 在編程上 FPGA 比 CPLD 具有更大的靈活性。這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器（如IBM Power PC）、大容量存儲(chǔ)器、時(shí)鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（ devicetodevice）信號(hào)技術(shù)。在這兩類可編程邏輯器件中， FPGA 采用了邏輯單元陣列LCA（ Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。 3． PLD 不需要客戶支付高昂的 NRE 成本和購買昂貴的掩膜組。 PLA 器件既有現(xiàn)場可編程的，也有掩膜可編程的。 早期的可編程邏輯器件只有可編程只讀存貯器 (PROM)、紫外線可擦除只讀存貯器 (EPROM)和電可擦除只讀存貯器 (EEPROM)三種。另一方面，可編程邏輯器件 (PLD)是能夠?yàn)榭蛻籼峁┓秶鷱V泛的多種 邏輯容量、特性、速度和電壓參數(shù)的標(biāo)準(zhǔn)成品部件， 而且此類器件可在任何時(shí)間改變，從而完成許多種不同的功能。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。 使用 FPGA 構(gòu)造數(shù)字電子系統(tǒng)，設(shè)計(jì)者可以不用考慮芯片內(nèi)部的具體結(jié)構(gòu)，也不用顧慮與外部的電路連接。FPGA。 本文的主要內(nèi)容是根據(jù)上述原理和方法設(shè)計(jì)一個(gè)電子鐘系統(tǒng)，目的在于通過該系統(tǒng)的功能，體現(xiàn)出 FPGA 在數(shù)據(jù)處理中的應(yīng)用。 現(xiàn)場可編程門陣列 (FPGA)是近年來迅速發(fā)展起來的新型可編程器，其靈活的可編程邏輯可以方便的實(shí)現(xiàn)高速數(shù)字信號(hào)處理。 關(guān)鍵詞 電子設(shè)計(jì)自動(dòng)化 ； 現(xiàn)場可編程門陣列 ； 硬件描述語言 ；電子鐘 xx 大學(xué)學(xué)士學(xué)位論文 II Digital Electronic Clock Design Based on Technology of FPGA Abstract With the rapid development of electronic technology, modern electronic products have infiltrated into various fields of the society, and have effectively promoted the development of social productive forces and social information, also increased. In modern electronic technology, the programmable logic devices play a key role. Field programmable gate arrays (FPGA), a new type of programmable device, is developing rapidly recent years. It introduced the concept of flexible programmable logic, which can realize highspeed digital signal processing conveniently. It broke through the parallel processing, water levels of restrictions, has repeatedly programmable capacity to effectively use the onchip resources, coupled with efficient hardware description language VHDL, so as to design digital systems conveniently. This article introduces a system of the basic structure of the FPGA, the basic principle of features and applications。第二代 EDA 主要以計(jì)算機(jī)仿真和自動(dòng)布局布線技術(shù)為核心，與此同時(shí)，還引出了以半定制概念為特征的專用集成電路概念。 可編程器件的發(fā)展歷程 當(dāng)今社會(huì)是數(shù)字化的社會(huì)，是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號(hào)處理、數(shù)據(jù)顯示、定時(shí)和控制操作、以及系統(tǒng)運(yùn)行所需要的所有其它功能 [1]。這些 NRE 成本可能從數(shù)十萬美元至數(shù)百萬美元。 PAL 由一個(gè)可編程的 “與 ”平面和一個(gè)固定的 “或 ”平面構(gòu)成，或門的輸出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。對一些需要極高性能的應(yīng)用，固定邏輯也可能是最佳的選擇。事實(shí)上，由于有了可編程邏輯器件，一些設(shè)備制造 商現(xiàn)在正在嘗試為已經(jīng)安裝在現(xiàn)場的產(chǎn)品增加新功能或者進(jìn)行升級。 5． FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼 xx 大學(xué)學(xué)士學(xué)位論文 4 容。 由于 CPLD 和 FPGA 結(jié)構(gòu)上的差異 ,具有各自的特點(diǎn)： 1． CPLD 更適合完成各種算法和組合邏輯， FPGA 更適合于完成時(shí)序邏輯。 CPLD 的編程采用 E2PROM 或FASTFLASH 技術(shù) ,無需外部存儲(chǔ)器芯片 ,使用簡單。 8． CPLD 保 密性好 , FPGA 保密性差。過去的 FPGA 也相對較貴，當(dāng)時(shí)最先進(jìn)的 FPGA 器件大約要 150 美元。 xx 大學(xué)學(xué)士學(xué)位論文 6 第 2 章 FPGA 基本結(jié)構(gòu) 及數(shù)字系統(tǒng)設(shè)計(jì) 原理 自 1985 年 Xilinx 公司推出第一片現(xiàn)場可編程邏輯門陣列即 FPGA 至今，F(xiàn)PGA 已經(jīng)經(jīng)歷了 20 余年的發(fā)展歷史。 學(xué)習(xí)底層配置單元的 LUT 和 Register 比率的一個(gè)重要意義在于器件選型和規(guī)模估算。 4． 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度?；诓檎冶恚?LUT）的 FPGA 的結(jié)構(gòu)如圖 22 所示 。這樣 PLD 就完成了圖 23 所示電路的功能。 數(shù)字系統(tǒng)設(shè)計(jì)概述 所謂數(shù)字系統(tǒng)的設(shè)計(jì)，就是用規(guī)范的和形式化的方式做出正確的系統(tǒng)邏輯功能的描述，詳細(xì)反應(yīng)系 統(tǒng)的邏輯進(jìn)程和具體的邏輯運(yùn)算操作，并選用具體的電路來實(shí)現(xiàn)所描述的系統(tǒng)邏輯。數(shù)字系統(tǒng)的實(shí)現(xiàn)方法經(jīng)歷了由分立元件、小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路、到超大規(guī)模集成電路的過程。子系統(tǒng)設(shè)計(jì)的首要任務(wù)是對其功能進(jìn)行正確劃分，也就是說，能將其正確的劃分為：控制模塊和數(shù)據(jù)處理模塊。 (2) 描述系統(tǒng)功能，設(shè)計(jì)算法 描述系統(tǒng)功能就是用符號(hào)、圖形、文字、表達(dá)式等形式來正確描述系統(tǒng)應(yīng)具有的邏輯功能和應(yīng)達(dá)到的技術(shù)指標(biāo)。用 EDA 技術(shù)設(shè)計(jì)系統(tǒng)的實(shí)質(zhì)是一種自頂向下的分層設(shè)計(jì)方法。 xx 大學(xué)學(xué)士學(xué)位論文 13 第 3 章 數(shù)字電子鐘功能模塊設(shè)計(jì) 基于 FPGA 的數(shù)字 電子 鐘包含 8 個(gè)子程序模塊：分頻組件、六十進(jìn)制計(jì)數(shù)器組件、二十四進(jìn)制計(jì)數(shù)器組件、鬧鐘設(shè)定組件、校時(shí)組件、 i60BCD 組件、i24BCD 組件 、以及二進(jìn)制轉(zhuǎn)換成七段碼組件 。 2． FPGA 是一種出色的制作樣機(jī)工具。時(shí)鐘頻率也經(jīng)常作為性能的一個(gè)衡量因素。 5． 生產(chǎn)成本：生產(chǎn)成本是多次復(fù)制系統(tǒng)的成本。方針是指使用設(shè)計(jì)軟件包對已經(jīng)實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測試，模擬實(shí)際物理環(huán)境下的工作情況，前仿真是指僅對邏輯功能進(jìn)行測試模擬，以了解其實(shí)現(xiàn)的功能是否滿足設(shè) 計(jì)的要求，仿真過程沒有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；而在布局布線后，提取有關(guān)的器件延時(shí)、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，這是接近真實(shí)器件運(yùn)行的仿真。引起支持增量設(shè)計(jì)，可以對其重復(fù)多次布線，且每次布線可利用上一次布線信息，以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。因 為FPGA 具有掉電信息丟失的性質(zhì)，因此可以在驗(yàn)證初期使用電纜直接下載位流。之后，各 EDA 公司研究的硬件電路設(shè)計(jì)工具逐漸向 VHDL 靠攏， VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受， 1993 年， IEEE 對 VHDL 進(jìn)行了修訂，公布了新版本的 VHDL。 VHDL 支持系統(tǒng)級描述，這是它由于其他硬件描述語言的突出優(yōu)點(diǎn)。 3． 預(yù)定義屬性的不明確性。 分頻模塊 由于輸入時(shí)鐘信號(hào)為 1024Hz，我們需要把它通過分頻得到 1Hz 即周期為 1s的秒脈沖時(shí)鐘信號(hào)， 模塊圖如 圖 33 所表示。from system clock(1024Hz) f1hz: out std_logic)。 end if。 圖 35 六十進(jìn)制計(jì)數(shù)器電路圖 xx 大學(xué)學(xué)士學(xué)位論文 20 六十進(jìn)制計(jì)數(shù)器 程序如下 。 END CNT60。039。039。 Q1:=Q1+1。039。 當(dāng)計(jì)數(shù)為 23： 59： 59 時(shí)，自動(dòng)清零，重新開始計(jì)數(shù)。 xx 大學(xué)學(xué)士學(xué)位論文 22 CQ2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。039。 THEN IF EN=39。 elsif Q0=9 THEN Q0:=(OTHERS=39。 IF Q0=3 and Q1=2 THEN COUT=39。 。 ELSE COUT=39。)。 THEN IF Q0=3 and Q1=2 THEN Q0:=(OTHERS=39。 Q1:=(OTHERS=39。 COUT:out std_logic)。 xx 大學(xué)學(xué)士學(xué)位論文 21 H o u rc l kc l rH H [ 3 ? 0 ]H L [ 3 ? 0 ] 圖 36 二十四進(jìn)制計(jì)數(shù)器模塊 同樣可以把 2 片 74160 芯片連成二十四進(jìn)制計(jì)數(shù)器， 其電路圖 如下 。 CQ0=Q0。 END IF。 Q1:=(OTHERS=39。 ELSIF CLK39。 BEGIN IF RST=39。 USE 。 end process。 architecture arch of div1024 is input: clk output: f1hz signal count : integer range 0 to 1023。 c l k 1 0 2 4c l k _ d i vc l k 1 圖 33 分頻模塊 分頻模塊程序如下 。 4． 接口的匹配。 VHDL 語言卻最適合描述電路的行為，即描述電路的功能，然后由綜合器生成符合要求的電路網(wǎng)絡(luò)。有專家認(rèn)為，在 21 世紀(jì)中，幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)將由 VHDL 與 Verilog 語言承擔(dān)。所謂硬件描述語言（ HDL），就是該語言可 以描述硬件的功能，信號(hào)連接關(guān)系及定時(shí)關(guān)系。 5． 時(shí)序分析 在設(shè)計(jì)實(shí)現(xiàn)過程中，在映射后需要對一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析；而在布局布線后，也要對實(shí)際布局 布線的功能塊延 xx 大學(xué)學(xué)士學(xué)位論文 15 時(shí)和實(shí)際布線延時(shí)進(jìn)行靜態(tài)時(shí)序分析。通?？煞譃橐韵聨讉€(gè)步驟； (1) 轉(zhuǎn)換：將