【正文】 139。139。 CQ3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END IF。)。 ARCHITECTURE behav OF CNT60 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE Q0,Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 end if。 其中 clk1024 表示輸入信號(hào)， clk1表示頻率為 1 的輸出信號(hào)。例如， Verilog 語(yǔ)言是一種門級(jí)電路描述語(yǔ)言，其風(fēng)格接近于電路原理圖，設(shè)計(jì)者需要搞清楚具體的電路結(jié)構(gòu)的細(xì)節(jié)，因此其工作量通常較大。 xx 大學(xué)學(xué)士學(xué)位論文 16 數(shù)字系統(tǒng)設(shè)計(jì)的重要工具 —— VHDL VHDL 語(yǔ)言的特點(diǎn) 在傳統(tǒng)的硬件電路設(shè)計(jì)中，主要的設(shè)計(jì)文件時(shí)電路原理圖，而采用 HDL 設(shè)計(jì)系統(tǒng)硬件電路時(shí)主要使用 HDL 編寫(xiě)源程序。 4． 設(shè)計(jì)實(shí)現(xiàn) 實(shí)現(xiàn)可理解為利用實(shí)現(xiàn)工具把邏輯映射到目標(biāo)器件的資源中，決定邏輯的最佳布局，選擇邏輯與輸入輸出功能連接的布線通道進(jìn)行布線，并產(chǎn)生相應(yīng)的文件。 2． 功率 /能量：芯片通常在一定的能量或功率預(yù)算下工作。本章將 結(jié)合數(shù)字系統(tǒng)設(shè)計(jì)相關(guān)知識(shí) 對(duì)其中的主要功能模塊組件進(jìn)行設(shè)計(jì)。設(shè)計(jì)算法就是尋求一個(gè)解決問(wèn)題的步驟，實(shí)質(zhì)是把系統(tǒng)要 實(shí)現(xiàn)的復(fù)雜運(yùn)算分解成一組有序進(jìn)行的子運(yùn)算。 傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法是利用真值表、卡諾圖、狀態(tài)方程組、狀態(tài)轉(zhuǎn)換圖等描述工具建立系統(tǒng)模型進(jìn)行系統(tǒng)設(shè)計(jì)的方法。（以上這些步驟都是由軟件自動(dòng)完成的，不需要人為干預(yù)） 這個(gè)電路是一個(gè)很簡(jiǎn)單的例子，只需要一個(gè) LUT 加上一個(gè)觸發(fā)器就可以完成。布線資源的劃分： (1) 全局性的專用布線資源：以完成器件內(nèi)部的全局時(shí)鐘和全局復(fù)位 /置位的布線； (2) 長(zhǎng)線資源：用以完成器件 Bank 間的一些高速信號(hào)和一些第二全局時(shí)鐘信號(hào)的布線。在這 20 多年的發(fā)展過(guò)程中，以 FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場(chǎng)集成技術(shù)取得了驚人發(fā)展： FPGA 從最初的 1200 個(gè)可利用門，發(fā)展到 20 世紀(jì) 90 年代的 25 萬(wàn)個(gè)可利用門，進(jìn)入 20xx 年以后，國(guó)際上著名的 FPGA 廠商 Altera 公司和 Xilinx 公司相繼推出了數(shù)百萬(wàn)個(gè)可利用門的單片 FPGA 芯片，將 FPGA 的集成度提高到了一個(gè)新的水 平。 9． 一般情況下 , FPGA 的功耗要比 CPLD 大 ,且集成度越高越明顯 [5]。換句話說(shuō) , FPGA 更適合于 觸發(fā)器豐富的結(jié)構(gòu) ,而 CPLD 更適合于觸發(fā)器有限而乘積項(xiàng)豐富的結(jié)構(gòu)。要實(shí)現(xiàn)這一點(diǎn)，只需要通過(guò)因特網(wǎng)將新的編程文件上載到 PLD 就可以在系統(tǒng)中創(chuàng)建出新的硬件邏輯 [3]。 PAL 器件是現(xiàn)場(chǎng)可編程的 ，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、 EPROM 技術(shù)和 EEPROM 技術(shù)。 xx 大學(xué)學(xué)士學(xué)位論文 2 早期的可編程器件 —— PLD 邏輯器件可分為兩大類 ——固定邏輯器件和可編程邏輯器件。 EDA 技術(shù)的物質(zhì)基礎(chǔ)即為可編程邏輯器件，又稱為可編程 ASIC。它突破了并行處理、流水級(jí)數(shù)的限制，具有反復(fù)的可編程能力，從而有效的地利用了片上資源，加上高效的硬件描述語(yǔ)言 (VHDL)，從而為數(shù)字系統(tǒng)設(shè)計(jì)提供了極大的方便。 gave a briefing on the development of VHDL language, VHDL language and other features. The main work is based on the principles and methods, design an electronic clock system to the adoption of the system, embodied in the FPGA data processing of applications. The electronic clock system is fully functional, designed clear ideas. Based on VHDL system procedures, The system is modular in design methods. It includes 8 subsystem design process modules： frequency division system, 60 M counter system, 24 M counter system, Alarm clock settings system, timing system, i60BCD system, i24BCD system, and convert binary into SevenSegment code system. each subroutine have been simulated by EDA tools, with a simulation map. The modules will be the final assembly as a whole the electronic clock. Key words EDA。它由早期的電子管、晶體管、小中規(guī)模 集成電路、發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。然后，可快速將設(shè)計(jì)編程到器件中，并立即在實(shí)際運(yùn)行的電路中對(duì)設(shè)計(jì)進(jìn)行測(cè)試。 2． PLD 不需要漫長(zhǎng)的前導(dǎo)時(shí)間來(lái)制造原型或正式產(chǎn)品 ——PLD 器件已經(jīng)放在分銷商的貨架上并可 隨時(shí)付運(yùn)?，F(xiàn)在最新 的FPGA 器件，如 Xilinx Virtex? 系列中的部分器件，可提供八百萬(wàn) “系統(tǒng)門 ”（相對(duì)邏輯密度）。 6． CPLD 的速度比 FPGA 快 ,并且具有較大的時(shí)間 可預(yù)測(cè)性。 同樣重要的是， PLD 現(xiàn)在有越來(lái)越多的核心技術(shù)（ IP）庫(kù)的支持 用戶可利用這些預(yù)定義和預(yù)測(cè)試的軟件模塊在 PLD 內(nèi)迅速實(shí)現(xiàn)系統(tǒng)功能。 3． 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。也有少數(shù) FPGA 采用反熔絲或 Flash 工藝，對(duì)這種 FPGA，就不需要外加專用的配置芯片。數(shù)字系統(tǒng)主要由數(shù)據(jù)處理器和控制器兩部分組成。 2． 自底向上法 自底向上法是根據(jù)系統(tǒng)要求，從具體的器件、邏輯部件或者想死系統(tǒng)開(kāi)始，憑 借設(shè)計(jì)者熟練的技巧和豐富的經(jīng)驗(yàn)通過(guò)對(duì)其進(jìn)行相互連接、修改和擴(kuò)大，構(gòu)造所要求的系統(tǒng)。描述是電路與系統(tǒng)設(shè)計(jì)的輸入方法，它可以采用圖形輸入、硬件描述語(yǔ)言或二者混合使用的方法輸入。 3． 同種類型的 FPGA 可以用于不同類型的設(shè)計(jì)中，以降低庫(kù)存費(fèi)用。 基于 FPGA 的應(yīng)用系統(tǒng)設(shè)計(jì)大體分為設(shè)計(jì)輸入、綜合、功能仿真 (前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載等六個(gè)流程。 5． 時(shí)序分析 在設(shè)計(jì)實(shí)現(xiàn)過(guò)程中，在映射后需要對(duì)一個(gè)設(shè)計(jì)的實(shí)際功能塊的延時(shí)和估計(jì)的布線延時(shí)進(jìn)行時(shí)序分析；而在布局布線后，也要對(duì)實(shí)際布局 布線的功能塊延 xx 大學(xué)學(xué)士學(xué)位論文 15 時(shí)和實(shí)際布線延時(shí)進(jìn)行靜態(tài)時(shí)序分析。有專家認(rèn)為，在 21 世紀(jì)中，幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)將由 VHDL 與 Verilog 語(yǔ)言承擔(dān)。 4． 接口的匹配。 architecture arch of div1024 is input: clk output: f1hz signal count : integer range 0 to 1023。 USE 。 ELSIF CLK39。 END IF。 xx 大學(xué)學(xué)士學(xué)位論文 21 H o u rc l kc l rH H [ 3 ? 0 ]H L [ 3 ? 0 ] 圖 36 二十四進(jìn)制計(jì)數(shù)器模塊 同樣可以把 2 片 74160 芯片連成二十四進(jìn)制計(jì)數(shù)器， 其電路圖 如下 。 Q1:=(OTHERS=39。)。 。 elsif Q0=9 THEN Q0:=(OTHERS=39。039。 當(dāng)計(jì)數(shù)為 23： 59： 59 時(shí)，自動(dòng)清零，重新開(kāi)始計(jì)數(shù)。 Q1:=Q1+1。039。 圖 35 六十進(jìn)制計(jì)數(shù)器電路圖 xx 大學(xué)學(xué)士學(xué)位論文 20 六十進(jìn)制計(jì)數(shù)器 程序如下 。from system clock(1024Hz) f1hz: out std_logic)。 3． 預(yù)定義屬性的不明確性。之后，各 EDA 公司研究的硬件電路設(shè)計(jì)工具逐漸向 VHDL 靠攏， VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受， 1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，公布了新版本的 VHDL。引起支持增量設(shè)計(jì)，可以對(duì)其重復(fù)多次布線，且每次布線可利用上一次布線信息，以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。 5． 生產(chǎn)成本：生產(chǎn)成本是多次復(fù)制系統(tǒng)的成本。 2． FPGA 是一種出色的制作樣機(jī)工具。用 EDA 技術(shù)設(shè)計(jì)系統(tǒng)的實(shí)質(zhì)是一種自頂向下的分層設(shè)計(jì)方法。子系統(tǒng)設(shè)計(jì)的首要任務(wù)是對(duì)其功能進(jìn)行正確劃分，也就是說(shuō)，能將其正確的劃分為：控制模塊和數(shù)據(jù)處理模塊。 數(shù)字系統(tǒng)設(shè)計(jì)概述 所謂數(shù)字系統(tǒng)的設(shè)計(jì)，就是用規(guī)范的和形式化的方式做出正確的系統(tǒng)邏輯功能的描述，詳細(xì)反應(yīng)系 統(tǒng)的邏輯進(jìn)程和具體的邏輯運(yùn)算操作，并選用具體的電路來(lái)實(shí)現(xiàn)所描述的系統(tǒng)邏輯。基于查找表（ LUT）的 FPGA 的結(jié)構(gòu)如圖 22 所示 。 學(xué)習(xí)底層配置單元的 LUT 和 Register 比率的一個(gè)重要意義在于器件選型和規(guī)模估算。過(guò)去的 FPGA 也相對(duì)較貴，當(dāng)時(shí)最先進(jìn)的 FPGA 器件大約要 150 美元。 CPLD 的編程采用 E2PROM 或FASTFLASH 技術(shù) ,無(wú)需外部存儲(chǔ)器芯片 ,使用簡(jiǎn)單。 5． FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼 xx 大學(xué)學(xué)士學(xué)位論文 4 容。對(duì)一些需要極高性能的應(yīng)用，固定邏輯也可能是最佳的選擇。這些 NRE 成本可能從數(shù)十萬(wàn)美元至數(shù)百萬(wàn)美元。 可編程器件的發(fā)展歷程 當(dāng)今社會(huì)是數(shù)字化的社會(huì)，是數(shù)字集成電路廣泛應(yīng)用的社會(huì)。 關(guān)鍵詞 電子設(shè)計(jì)自動(dòng)化 ； 現(xiàn)場(chǎng)可編程門陣列 ； 硬件描述語(yǔ)言 ；電子鐘 xx 大學(xué)學(xué)士學(xué)位論文 II Digital Electronic Clock Design Based on Technology of FPGA Abstract With the rapid development of electronic technology, modern electronic products have infiltrated into various fields of the society, and have effectively promoted the development of social productive forces and social information, also increased. In modern electronic technology, the programmable logic devices play a key role. Field programmable gate arrays (FPGA), a new type of programmable device, is developing rapidly recent years. It introduced the concept of flexible programmable logic, which can realize highspeed digital signal processing conveniently. It broke through the parallel processing, water levels of restrictions, has repeatedly programmable capacity to effectively use the onchip resources, coupled with efficient hardware description language VHDL, so as to design digital systems conveniently. This article introduces a system of the basic structure of the FPGA, the basic principle of features and applications。 本文的主要內(nèi)容是根據(jù)上述原理和方法設(shè)計(jì)一個(gè)電子鐘系統(tǒng)，目的在于通過(guò)該系統(tǒng)的功能，體現(xiàn)出 FPGA 在數(shù)據(jù)處理中的應(yīng)用。 使用 FPGA 構(gòu)造數(shù)字電子系統(tǒng)，設(shè)計(jì)者可以不用考慮芯片內(nèi)部的具體結(jié)構(gòu)，也不用顧慮與外部的電路連接。另一方面，可編程邏輯器件 (PLD)是能夠?yàn)榭蛻籼峁┓秶鷱V泛的多種 邏輯容量、特性、速度和電壓參數(shù)的標(biāo)準(zhǔn)成品部件， 而且此類器件可在任何時(shí)間改變，從而完成許多種不同的功能。 PLA 器件既有現(xiàn)場(chǎng)可編程的，也有掩膜可編程的。在這兩類可編程邏輯器件中， FPGA 采用了邏輯單元陣列LCA（ Logic Cell Array）這樣一個(gè)新概