【正文】 念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 3． 在編程上 FPGA 比 CPLD 具有更大的靈活性。能夠?qū)崿F(xiàn)這一點的重要 xx 大學(xué)學(xué)士學(xué)位論文 5 原因之一是像賽靈思這樣的 PLD 供應(yīng)商是 “無晶圓制造廠 ”企業(yè)，并不直接擁有芯片制造工廠，賽靈思將芯片制造工作外包給聯(lián)華電子（ UMC）和東芝，他們是芯片制造行業(yè)的領(lǐng)導(dǎo)廠商。 可編程 I/O 單元 嵌入式 RAM 基本可編程邏輯單元 內(nèi)嵌專用內(nèi)核 底層嵌入 功能單元 布線資源 圖 21 FPGA 的基本結(jié)構(gòu) xx 大學(xué)學(xué)士學(xué)位論文 7 每個單元簡介如下： ． 可編程輸入 /輸出單元（ I/O 單元） 目前大多數(shù) FPGA 的 I/O 單元被設(shè)計為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電器標(biāo)準(zhǔn)與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。 由于在設(shè)計過程中，往往由布局布線器自動根據(jù)輸入的邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。 FPGA 的工作原理 FPGA 中實 現(xiàn)各種組合邏輯功能的原理是，通過對各存儲器單元的編程，來控制門陣列中的開與關(guān)，從而實現(xiàn)不同的邏輯功能。這樣的數(shù)字系統(tǒng)設(shè)計方法有多種，常用的有自頂向下法和自底向上法等。 系統(tǒng)級設(shè)計實質(zhì)上是原理 性設(shè)計，是數(shù)字系統(tǒng)設(shè)計的關(guān)鍵步驟，也是最困難的、最具有創(chuàng)造性的一步。盡管微處理器能用于許多場合，但是它們依靠軟件才能實現(xiàn)其 功能因此比起定制芯片，它們一般運行速度比較慢而且功耗大。即使系統(tǒng)用電取于電力網(wǎng)，熱耗散也會浪費金錢，同時會對電器件構(gòu)成損害，因此必須加以控制。 (2) 映射：將網(wǎng)表中的邏輯門映射成物理元素，即把邏輯設(shè)計分割到構(gòu)成可編程 邏輯陣列的可配置邏輯塊與輸入輸出塊及其他資源中的過程。許多公司開發(fā)了自己專有的 HDL，包括 zycad 公司的 ISP， GATEWAY DESIGN AUTOMATION 公司的 Verilog 以及 MENTOR GRAPHICS 公司的 BLM 。 3． VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無關(guān)，當(dāng)門級或門級以上的描述通過仿真檢驗后，再利用相應(yīng)的工具將設(shè)計映射成不同的工藝，因此電路的設(shè)計與工藝的改變是相互獨立的，并且 VHDL 硬件描述語言的實現(xiàn)目標(biāo)器件的選擇范圍廣泛 ，可使用各系列的 CPLD、 FPGA 及各種門陣列器件。 Library IEEE。 end arch。139。039。 CQ1=Q1。 END CNT24。039。039。 END IF。139。 ENTITY CNT24 IS PORT(CLK,RST,EN:IN STD_LOGIC。 ELSE COUT=39。 THEN IF Q0=9 and Q1=5 THEN Q0:=(OTHERS=39。 COUT:OUT STD_LOGIC)。039。 系 統(tǒng) 分 析 和 劃 分寫 出 各 模 塊 V H D L 程 序?qū)?出 各 模 塊 V H D L 測 試 標(biāo) 準(zhǔn) 對 V H D L 模 塊 進 行 模 擬 仿 真 將 V H D L 模 塊 組 合 成 門 級 電 路 門 級 電 路 仿 真 電 路 物 理 實 現(xiàn)（ 調(diào) 整 ） 圖 32 基于 VHDL 的數(shù)字系統(tǒng)設(shè)計 xx 大學(xué)學(xué)士學(xué)位論文 18 電子鐘主要功能模塊設(shè)計 數(shù)字鐘系統(tǒng)是由各個功能模塊組成的，在 這里主要介紹 其中的 分頻模塊，六十進制計數(shù)器模塊，二十四進制計數(shù)器 模塊，校時模塊和 BCD 七段顯示譯碼器模塊。這些特點符合 IC 設(shè)計的市場要求。 設(shè) 計 輸 入 綜 合布 局 布 線時 序 分 析編 程 和 配 置 仿 真功 能 分 析 調(diào) 試 工 程 更 改 管 理時 序 逼 近 圖 31 數(shù)字系統(tǒng)的設(shè)計流程 6． 下載驗證 下載是在功能仿真和時序仿真正確的前提下，將綜合后形成的位流下載到具體的 FPGA 芯片中，也叫芯片配置， FPGA 設(shè)計有兩種配置模式：直接由計算機經(jīng)過專用下載電纜進行配置；由外圍配置芯片進行上電時自動配置。 3． 仿真驗證 從廣義上講，設(shè)計驗證包括功能與時序仿真和電路驗證。 基于 FPGA的應(yīng)用系統(tǒng)設(shè)計 實現(xiàn)邏輯功能只是 FPGA 或任何數(shù)字系統(tǒng)設(shè)計必須達(dá)到的一個目標(biāo)，為了使設(shè)計獲得成功，還必須滿足以下屬性： 1． 性能：邏輯器件必須在要求的速度下工作，性能可以用以下幾種方案來衡量， 比如吞吐量和等待時間。首先闡述了FPGA 各結(jié)構(gòu)的簡要介紹以及 FPGA 的工作原理；并對 數(shù)字系統(tǒng)設(shè)計 的組成，其中 常用 的 兩種 設(shè)計 方法和 數(shù)字系統(tǒng)設(shè)計 的 基本 流程 進行了 簡單 介紹 。 1． 系統(tǒng)級設(shè)計的過程 (1) 在詳細(xì)了解設(shè)計任務(wù)的基礎(chǔ)上，確定頂層系統(tǒng)的方案 這是設(shè)計過程的第一階段，要求對設(shè)計任務(wù)做透徹地了解，確定設(shè)計任務(wù)及系統(tǒng)的整體功能、輸入信號及輸出信號。 數(shù) 據(jù) 處 理 器（ 子 系 統(tǒng) 1 ）子 系 統(tǒng) 2子 系 統(tǒng) n? ?控 制 器控制信號反饋信號控制信號控制信號反饋信號反饋信號 圖 24 數(shù)字系統(tǒng)的組成 數(shù)字系統(tǒng) 設(shè)計方法 隨著數(shù)字集成技術(shù)和計算機技術(shù)的發(fā)展，數(shù)字系統(tǒng)設(shè)計的理論和方法也在不斷的發(fā)展和變化。觸發(fā)器的輸出與 I/O 腳相連，把結(jié)果輸出到芯片管腳。 除了塊 RAM， Xilinx 和 Lattice 的 FPGA 還可以靈活地將 LUT 配置成RAM、 ROM、 FIFO 等存儲結(jié)構(gòu)。 最后， 結(jié)合 此次設(shè)計的 親身 經(jīng)歷 ，對 FPGA 技術(shù)進行簡單的總結(jié)。其優(yōu)點是可以編程任意次 ,可在工作中快速編程 ,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 而且CPLD 器件（如 Xilinx CoolRunner? 系列）需要的功耗極低，并且價格低廉，從而使其對于成本敏感的、電池供電的便攜式應(yīng)用（如移動電話和數(shù)字手持助理）非常理想 [4]。 5． PLD 甚至在設(shè)備付運到客戶那兒以后還可以重新編程。 輸入控制與陣列或陣列輸出控制輸入輸出 圖 11 PLD 的基本框圖 這一階段的產(chǎn)品主要有 PAL(可編程陣列邏輯 )和 GAL(通用陣列邏輯 )。微處理器執(zhí)行軟件指令來完成范圍廣泛的任務(wù)，如運行字處理程序或視頻游戲。 在 80 年代，電子產(chǎn)品的規(guī)模和復(fù)雜程度的增加促使第二代 EDA 工具的產(chǎn)生。在現(xiàn)代電子技術(shù)中，可編程器無疑是扮演著重要角色。 VHDL。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路 (ASIC)芯片，而且希望ASIC 的設(shè)計周期盡可能短，最好是在實驗室里就能設(shè)計出合適的 ASIC 芯片，并且立即投入實際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件 (FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列 (FPGA)和復(fù)雜可編程邏輯器件 (CPLD)。由于結(jié)構(gòu)的限制，它們只能完成簡單的邏輯功能 。 PLD 供應(yīng)商在設(shè)計其可編程器件時已經(jīng)支付了這些成本，并且可通過 PLD 產(chǎn)品線延續(xù)多年的生命期來分?jǐn)傔@些成本。 FPGA 被應(yīng)用于范圍廣泛的領(lǐng)域中，從數(shù)據(jù)處理和存儲直到儀器儀表、電信和數(shù)字信號處理。 7． 在編程方式上 , CPLD 主要是基于 E2PROM 或 FLASH 存儲器編程 ,編程次數(shù)可達(dá) 1 萬次 ,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。此類 IP 核心為客戶節(jié)約了大量時間和費用，否則，用戶可能需要數(shù)月的時間才能實現(xiàn)這些功能，而且還會進一步延遲產(chǎn)品推向市間 [6]。 CAM，即為內(nèi)容地址存儲器。 圖 23 FPGA 邏輯實現(xiàn)原理 A,B,C,D 由 FPGA 芯片的管腳輸入后進入可編程連線，然后作為地址線連到到 LUT， LUT 中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就 實現(xiàn)了。圖中數(shù)據(jù)處理器由寄存器和組合電路組成，寄存器用于暫存信息；組合電路實現(xiàn)對數(shù)據(jù)的加工和處理。 數(shù)字系統(tǒng) 設(shè)計的一般過程 數(shù)字系統(tǒng)設(shè)計分為系統(tǒng)級設(shè)計和邏輯級設(shè)計兩個階段。劃分、綜合和驗證則采用 EDA 軟件平臺自動完成。所謂膠合邏輯，即將系統(tǒng)的主要元件連接在一起的邏輯。HDL 設(shè)計方式是現(xiàn)今設(shè)計大規(guī)模數(shù)字集成電路的良好方式。靜態(tài)時序分析器可以用來檢查設(shè)計的邏輯和時序，以便計算各通路性能，識別可靠的蹤跡，檢測建立和保持時間的配合。 VHDL 的主要優(yōu)點有： 1． VHDL 支持自頂至下的和基于庫的設(shè)計方法，而且支持同步電路、異步電路、 FPGA 以及其他隨機電路的設(shè)計。對在靜態(tài)編譯中不能完全處理的問題，采用部分匹配的方法，而對于全部的匹配因為參數(shù)變化種類太多，缺少足夠信息而采取信息下傳，在動態(tài)模擬調(diào)試時匹配。 if count=63 then f1hz=39。 ENTITY CNT60 IS PORT(CLK,RST,EN:IN STD_LOGIC。139。 END IF。 LIBRARY IEEE。)。 ELSE Q0:=Q0+1。 CQ3=Q1。039。139。 二十四 進制計數(shù)器 模塊 在該 計數(shù)模塊中， 將 分鐘計數(shù)器的時鐘信號 作為該模塊的輸入。039。)。 模塊如 圖 34 所示， 其中 clk 為 1Hz 的時鐘信號， COUT 為進位輸出， SL為秒低位的輸出， SH為秒高位的輸出。 Use 。 盡管 VHDL 作為 IEEE 的制定的工業(yè)標(biāo)準(zhǔn)硬件描述語言具有諸多優(yōu)點，但它也具有文本的局限性及隱含信息內(nèi)容，具體表現(xiàn)如下： 1． 通用整數(shù)等匿名類類型或依據(jù)不同系統(tǒng)應(yīng)用環(huán)境而定的語言內(nèi)容信息，在編譯處理時，應(yīng) 對這些想象予以定量限制。多年來設(shè)計者一直使用這些專門的 HDL。 (5) 配置：產(chǎn)生 FPGA 配置時需要的位流文件。 4． 設(shè)計成本：設(shè)計時間是設(shè)計成本的一個重要組成部分，但是還需要考慮 xx 大學(xué)學(xué)士學(xué)位論文 14 其他因素，比如對支持工具的投入等。但是，由于 FPGA 是標(biāo)準(zhǔn)芯片，因而能夠彌補定制芯片的一些不足。 (2) 選擇器件并實現(xiàn)電路 根據(jù)設(shè)計選擇適當(dāng)?shù)钠骷韺崿F(xiàn)電路，并導(dǎo)出詳細(xì)的電路圖。在對系統(tǒng)進行劃分時需要注意子系統(tǒng)的數(shù)目是否合適。 在上述門陣列的基礎(chǔ)上增加些觸發(fā)器，便可構(gòu)成即可實現(xiàn)組合邏輯功能又可實現(xiàn)時序邏輯功能的基本邏輯單元電路。目前FPGA 中多使用 4 輸入的 LUT，所以每一個 LUT 可以看成一個有 4 位地址線的16x1 的 RAM。 FPGA 一般依賴寄存器完成同步時序邏輯設(shè)計。目前賽靈思提供采用先進的 90nm 和 65nm 工藝生產(chǎn)的可編程邏輯器件，它們都是業(yè)界最領(lǐng)先的工藝。 4． FPGA 的集成度比 CPLD 高 ,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。 3． FPGA 內(nèi)部有豐富的觸發(fā)器和