【正文】 end if。 xx 大學(xué)學(xué)士學(xué)位論文 19 六十進(jìn)制計(jì)數(shù)器 模塊 在該 計(jì)數(shù)模塊中，上述描述的分頻模塊分出的 1Hz 的時鐘信號作為該模塊的輸入，其進(jìn)位作為分鐘計(jì)數(shù)器的時鐘信號。 圖 35 六十進(jìn)制計(jì)數(shù)器電路圖 xx 大學(xué)學(xué)士學(xué)位論文 20 六十進(jìn)制計(jì)數(shù)器 程序如下 。 ENTITY CNT60 IS PORT(CLK,RST,EN:IN STD_LOGIC。 END CNT60。 THEN Q0:=(OTHERS=39。039。139。039。)。 Q1:=Q1+1。 END IF。039。 END PROCESS。 當(dāng)計(jì)數(shù)為 23： 59： 59 時，自動清零，重新開始計(jì)數(shù)。 LIBRARY IEEE。 xx 大學(xué)學(xué)士學(xué)位論文 22 CQ2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE behav OF CNT24 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE Q0,Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)。039。)。 THEN IF EN=39。)。 elsif Q0=9 THEN Q0:=(OTHERS=39。 ELSE Q0:=Q0+1。 IF Q0=3 and Q1=2 THEN COUT=39。 END IF。 。 CQ3=Q1。 ELSE COUT=39。 END IF。)。039。 THEN IF Q0=3 and Q1=2 THEN Q0:=(OTHERS=39。EVENT AND CLK=39。 Q1:=(OTHERS=39。139。 COUT:out std_logic)。 USE 。 xx 大學(xué)學(xué)士學(xué)位論文 21 H o u rc l kc l rH H [ 3 ? 0 ]H L [ 3 ? 0 ] 圖 36 二十四進(jìn)制計(jì)數(shù)器模塊 同樣可以把 2 片 74160 芯片連成二十四進(jìn)制計(jì)數(shù)器， 其電路圖 如下 。 二十四 進(jìn)制計(jì)數(shù)器 模塊 在該 計(jì)數(shù)模塊中， 將 分鐘計(jì)數(shù)器的時鐘信號 作為該模塊的輸入。 CQ0=Q0。139。 END IF。039。 Q1:=(OTHERS=39。139。 ELSIF CLK39。)。 BEGIN IF RST=39。 CQ1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 USE 。 模塊如 圖 34 所示， 其中 clk 為 1Hz 的時鐘信號， COUT 為進(jìn)位輸出， SL為秒低位的輸出， SH為秒高位的輸出。 end process。 else f1hz=39。 architecture arch of div1024 is input: clk output: f1hz signal count : integer range 0 to 1023。 Use 。 c l k 1 0 2 4c l k _ d i vc l k 1 圖 33 分頻模塊 分頻模塊程序如下 。 基于 VHDL 語言的系統(tǒng)設(shè)計(jì)流程如圖 32 所示 。 4． 接口的匹配。 盡管 VHDL 作為 IEEE 的制定的工業(yè)標(biāo)準(zhǔn)硬件描述語言具有諸多優(yōu)點(diǎn)，但它也具有文本的局限性及隱含信息內(nèi)容，具體表現(xiàn)如下： 1． 通用整數(shù)等匿名類類型或依據(jù)不同系統(tǒng)應(yīng)用環(huán)境而定的語言內(nèi)容信息，在編譯處理時，應(yīng) 對這些想象予以定量限制。 VHDL 語言卻最適合描述電路的行為，即描述電路的功能，然后由綜合器生成符合要求的電路網(wǎng)絡(luò)。 2． VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了它具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)在利用的功能，它支持系統(tǒng)的數(shù)學(xué)模型直到門級電路的描述，并且高層次的行為描述和低層次的門級電路描述、結(jié)構(gòu)描述可以混合使用。有專家認(rèn)為，在 21 世紀(jì)中，幾乎全部的數(shù)字系統(tǒng)設(shè)計(jì)將由 VHDL 與 Verilog 語言承擔(dān)。多年來設(shè)計(jì)者一直使用這些專門的 HDL。所謂硬件描述語言（ HDL），就是該語言可 以描述硬件的功能，信號連接關(guān)系及定時關(guān)系。 設(shè)計(jì)流程圖如圖 31所示 。 5． 時序分析 在設(shè)計(jì)實(shí)現(xiàn)過程中，在映射后需要對一個設(shè)計(jì)的實(shí)際功能塊的延時和估計(jì)的布線延時進(jìn)行時序分析；而在布局布線后，也要對實(shí)際布局 布線的功能塊延 xx 大學(xué)學(xué)士學(xué)位論文 15 時和實(shí)際布線延時進(jìn)行靜態(tài)時序分析。 (5) 配置：產(chǎn)生 FPGA 配置時需要的位流文件。通?？煞譃橐韵聨讉€步驟； (1) 轉(zhuǎn)換：將多個設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換，并合并到一個設(shè)計(jì)庫文件中。 2． 設(shè)計(jì)綜合 總和就是針對給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個能滿足上述要求的電路設(shè)計(jì)方案。 基于 FPGA 的應(yīng)用系統(tǒng)設(shè)計(jì)大體分為設(shè)計(jì)輸入、綜合、功能仿真 (前仿真）、實(shí)現(xiàn)、時序仿真（后仿真）、配置下載等六個流程。 4． 設(shè)計(jì)成本：設(shè)計(jì)時間是設(shè)計(jì)成本的一個重要組成部分，但是還需要考慮 xx 大學(xué)學(xué)士學(xué)位論文 14 其他因素，比如對支持工具的投入等。在電池供電的系統(tǒng)中，能量消耗是很關(guān)鍵的。 FPGA 已經(jīng)成為數(shù)字系統(tǒng)實(shí)現(xiàn)的主流器件。 3． 同種類型的 FPGA 可以用于不同類型的設(shè)計(jì)中，以降低庫存費(fèi)用。但是，由于 FPGA 是標(biāo)準(zhǔn)芯片，因而能夠彌補(bǔ)定制芯片的一些不足。 數(shù)字系統(tǒng)設(shè)計(jì)中的 FPGA FPGA 在數(shù)字系統(tǒng)設(shè)計(jì)中的作用 現(xiàn)場可編程門陣列 FPGA 填補(bǔ)了數(shù)字系統(tǒng)設(shè)計(jì)的空白，是對微處理器的補(bǔ)充。 本章小結(jié) 本章主要 對 FPGA 的基本結(jié)構(gòu) 和數(shù)字系統(tǒng)設(shè)計(jì)進(jìn)行敘述。描述是電路與系統(tǒng)設(shè)計(jì)的輸入方法，它可以采用圖形輸入、硬件描述語言或二者混合使用的方法輸入。 (2) 選擇器件并實(shí)現(xiàn)電路 根據(jù)設(shè)計(jì)選擇適當(dāng)?shù)钠骷韺?shí)現(xiàn)電路，并導(dǎo)出詳細(xì)的電路圖。描述算法的工具有：算法流程圖、 ASM 圖、 MDS 圖等。其一般過程是：在詳細(xì)了解設(shè)計(jì)任務(wù)的基礎(chǔ)上，確定系統(tǒng)的整體功能；用某種方法描述系統(tǒng)功能，設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)功能的算法；根據(jù)算法選 擇電路結(jié)構(gòu)；選擇器件并實(shí)現(xiàn)電路。 2． 自底向上法 自底向上法是根據(jù)系統(tǒng)要求，從具體的器件、邏輯部件或者想死系統(tǒng)開始，憑 借設(shè)計(jì)者熟練的技巧和豐富的經(jīng)驗(yàn)通過對其進(jìn)行相互連接、修改和擴(kuò)大，構(gòu)造所要求的系統(tǒng)。在對系統(tǒng)進(jìn)行劃分時需要注意子系統(tǒng)的數(shù)目是否合適。對于一個比較復(fù)雜的數(shù)字系統(tǒng) ，由于它的輸入變量數(shù)、輸出變量數(shù)和內(nèi)部狀態(tài)變量數(shù)很多，如果用常規(guī)的工具（如真值表、卡諾圖、狀態(tài)方程等）和傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法來描述和設(shè)計(jì)將十分困難，有時甚至無法進(jìn)行，因此必須尋求從系統(tǒng)總體出發(fā)。 數(shù)字系統(tǒng)的組成流程圖如圖 24 所示 。數(shù)字系統(tǒng)主要由數(shù)據(jù)處理器和控制器兩部分組成。 在上述門陣列的基礎(chǔ)上增加些觸發(fā)器，便可構(gòu)成即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時序邏輯功能的基本邏輯單元電路。對于一個 LUT 無法完成的 電路，就需要通過進(jìn)位邏輯將多個單元相連，這樣 FPGA 就可以實(shí)現(xiàn)復(fù)雜的邏輯 [8]。時鐘信號 CLK 由 I/O 腳輸入后進(jìn)入芯片內(nèi)部的時鐘專用通道，直接連接到觸發(fā)器的時鐘端。也有少數(shù) FPGA 采用反熔絲或 Flash 工藝，對這種 FPGA，就不需要外加專用的配置芯片。目前FPGA 中多使用 4 輸入的 LUT，所以每一個 LUT 可以看成一個有 4 位地址線的16x1 的 RAM。 (3) 短線資源：用來完成基本邏輯單元間的邏輯互連與布線； 其他：在邏 輯單元內(nèi)部還有著各種布線資源和專用時鐘、復(fù)位等控制信號線。簡單的說，RAM 是一種寫地址，讀數(shù)據(jù)的存儲單元； CAM 與 RAM 恰 恰相反。 3． 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。 FPGA 一般依賴寄存器完成同步時序邏輯設(shè)計(jì)。 FPGA 的基本結(jié)構(gòu)及工作原理 FPGA 的基本結(jié)構(gòu)由 6 部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等 ， FPGA 的基本結(jié)構(gòu) 圖 如圖 21 所示。同時 具體介紹 了 構(gòu)成電子鐘 主要 功能模 塊特性與功能，在此基礎(chǔ)上給出電子鐘系統(tǒng)的 設(shè)計(jì) 方法和 設(shè)計(jì) 過程，這其中包括電子鐘的總體框圖架構(gòu)，各模塊的模擬仿真及其分析 。 同樣重要的是， PLD 現(xiàn)在有越來越多的核心技術(shù)（ IP）庫的支持 用戶可利用這些預(yù)定義和預(yù)測試的軟件模塊在 PLD 內(nèi)迅速實(shí)現(xiàn)系統(tǒng)功能。目前賽靈思提供采用先進(jìn)的 90nm 和 65nm 工藝生產(chǎn)的可編程邏輯器件，它們都是業(yè)界最領(lǐng)先的工藝。 國內(nèi)外研究現(xiàn)狀 過去幾年時間里，可編程邏輯供應(yīng)商取得了巨大的技術(shù)進(jìn)步，以致現(xiàn)在PLD 被眾多設(shè)計(jì)人員視為是邏輯解決方案的當(dāng)然之選。 FPGA 大部分是基于 SRAM 編程 ,編程信息在系統(tǒng)斷電時丟失 ,每次上電時 ,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM 中。 6． CPLD 的速度比 FPGA 快 ,并且具有較大的時間 可預(yù)測性。 4． FPGA 的集成度比 CPLD 高 ,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。 2． CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的 ,而FPGA 的分段式布線結(jié)構(gòu)決定了其延遲的 不可預(yù)測性。但是，CPLD 提供了非常好的可預(yù)測性，因此對于關(guān)鍵的控制應(yīng)用非常理想?，F(xiàn)在最新 的FPGA 器件，如 Xilinx Virtex? 系列中的部分器件，可提供八百萬 “系統(tǒng)門 ”（相對邏輯密度）。 3． FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 高級可編程器件 FPGA/CPLD 可編程邏輯器件的兩種類型是現(xiàn)場可編程門陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）。采用固定邏輯器件的客戶經(jīng)常會面臨需要廢棄的過量庫存，而當(dāng)對其產(chǎn)品的需求高漲時，他們又可能為器件短缺（供貨不足）所苦，并且不得不面對生產(chǎn)延遲的現(xiàn)實(shí)。 2． PLD 不需要漫長的前導(dǎo)時間來制造原型或正式產(chǎn)品 ——PLD 器件已經(jīng)放在分銷商的貨架上并可 隨時付運(yùn)。 固定邏輯器件和 PLD 各有自己的優(yōu)點(diǎn)。還有一類結(jié)構(gòu)更為靈活的邏輯 xx 大學(xué)學(xué)士學(xué)位論文 3 器件是可編程邏輯陣列 (PLA)，它也由一個 “與 ”平面和一個 “或 ”平面構(gòu)成，但是這兩個平面的連接關(guān)系是可編程的。典型的 PLD 由一個 “與 ”門和一個 “或 ”門陣列組成，而任意一個組合邏輯都可以用 “與一或 ”表達(dá)式來描述，所以， PLD能以乘積和的形式完成大量組合邏輯功能， PLD 基本框圖如圖 11 所示 。然后，可快速將設(shè)計(jì)編程到器件中，并立即在實(shí)際運(yùn)行的電路中對設(shè)計(jì)進(jìn)行測試。設(shè)計(jì)和驗(yàn)證固定邏輯的前期工作需要大量的 NRE 成本。正如其命名一樣，固定邏輯器件中的電路是永久性的，它們完成一種或一組功能 ，一旦制造完成，就無法改變。存儲器用來存儲隨機(jī)信息，如數(shù)據(jù)表或數(shù)據(jù)庫的內(nèi)容。它由早期的電子管、晶體管、小中規(guī)模 集成電路、發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。這種設(shè)計(jì)方法，極大地降低了設(shè)計(jì)難度，提高了工作效率。目前，代表可編程器件發(fā)展潮流的是復(fù)雜可編程邏輯器件 (CPLD)和可編程邏輯門陣列(FPGA)。因此工程師們開始進(jìn)行二維平面圖形的計(jì)算機(jī)輔助設(shè)計(jì)，以解脫復(fù)雜機(jī)械的版圖 設(shè)計(jì)工作，這就產(chǎn)生了第一代 EDA 工具。 gave a briefing on the development of VHDL language, VHDL language and other features. The main work is based on the principles and methods, design an electronic clock system to the adoption of the system, embodied in the FPGA data processing of applications. The electronic clock system is fully functional, designed clear ideas. Based on VHDL system procedures, The system is modular in design methods. It includes 8 subsystem design process modules： frequency division system, 60 M counter system, 24 M counter system, Alarm clock settings system, timing system, i60BCD system, i24BCD system, and convert binary into SevenSegment code system. each subroutine have been simulated by EDA tools, with