基于vhdl的數(shù)字電子鐘的設(shè)計(jì)(文件)
【正文】 n,sethour:in std_logic。 end fun。 else count=000000。)then if(count(3 downto 0)=1001)then if(count1623)then count=count+7。)then count=000000。 architecture fun of hour is signal count:std_logic_vector(5 downto 0)。 use 。當(dāng)計(jì)數(shù)器的高三位小于 010，低四位小于 1001 時(shí)，計(jì)數(shù)器加 1；若當(dāng)計(jì)數(shù)器記到 0100100 時(shí)，則有一進(jìn)位。 end if。039。 else count=0000000。139。 elsif(clk39。 enhour=(enhour_1 or enhour_2)。 architecture fun of minute is signal count:std_logic_vector(6 downto 0)。 entity minute is port(clk,reset,clk1,sethour:in std_logic。 MINUTE 模塊的時(shí)鐘由 SETMIN 和 SECOND 記到 60的進(jìn)位兩部分組成。 end fun。 else count=0000000。 elsif(count1660)then count=count+1。 else count=count+7。139。139。 begin daout=count。 daout:out std_logic_vector(6 downto 0) )。 use 。若高三位是 101時(shí)，則有一進(jìn)位。規(guī)定每一模塊的功能和各模塊之間的接口。譯碼顯示電路“ 時(shí) ”“ 分 ”“ 秒 ” 計(jì)數(shù)器的輸出狀態(tài)六段顯示譯碼器譯碼。它的計(jì)時(shí)周期為 24小時(shí)；顯示滿刻度為 23 時(shí) 59 分 59 秒，另外具備校時(shí)功能。 6. 培養(yǎng)獨(dú)立分析問(wèn)題，解決問(wèn)題的能力。 2. 掌握十六進(jìn)制，二十四進(jìn)制，六十進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法。 20世紀(jì) 90年代以來(lái)，微電子工藝有了驚人的發(fā)展， 2020年工藝水平已經(jīng)達(dá)到了 60nm，目前正向 45nm邁進(jìn)。 EDA技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在 EDA 工具軟件平臺(tái)上，對(duì)硬件描述語(yǔ)言HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、仿真，直到下載到可編程邏輯器件 CPLD/FPGA 或?qū)Ｓ眉呻娐?ASIC（ Application Specific Integrated Circuit）芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。 關(guān)鍵字： EDA 電子時(shí)鐘 CPLD VHDL 引言： 現(xiàn)代電子技術(shù)的核心是 EDA(Electronic Design Automation)技術(shù)。一般把 EDA技術(shù)的發(fā)展分為 CAD、 CAE和 EDA這三個(gè)階段。 一般情況下 EDA軟件我們使用 Quartus II或 Max+plux II,它們的設(shè)計(jì)流程為： 1） 編輯設(shè)計(jì)圖形文件 2） 編譯設(shè)計(jì)文件 3） 仿真設(shè)計(jì)文件 4） 編程下載設(shè)計(jì)文件 一 .設(shè)計(jì)要求 設(shè)計(jì)一個(gè)電子鐘，要求可以顯示時(shí)、分、秒，用戶可以設(shè)置時(shí)間 . 二 .實(shí)驗(yàn)?zāi)康? 1. 掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法。 5. 掌握電子電路一般的設(shè)計(jì)方法，并了解電子產(chǎn)品的研制開發(fā)過(guò)程，基本掌握電子 電路安裝和調(diào)試的方法。 四．設(shè)計(jì)原理 電子時(shí) 鐘是一個(gè)將 “ 時(shí) ”“ 分 ”“ 秒 ” 顯示于人的視覺器官的計(jì)時(shí)裝置。 “ 時(shí)計(jì)數(shù)器 ”采用 24 進(jìn)制計(jì)數(shù)器，可實(shí)現(xiàn)對(duì)一天 24 小時(shí)的累計(jì)。 在同一ＣＰＬＤ芯片口集成如下電路模塊： １．電子鐘計(jì)數(shù)采用層次化設(shè)計(jì)，將設(shè)計(jì)任務(wù)分成若干個(gè)模塊。 邏輯功能圖： 六 .設(shè)計(jì)過(guò)程 （一） 軟件設(shè)計(jì)： 模塊：用來(lái)對(duì)秒進(jìn)行計(jì)時(shí)，當(dāng)記到計(jì)數(shù)器的低四位為 1001 時(shí)，若高三位不是 101 時(shí)，則秒計(jì)數(shù)器加 7，目的是使計(jì)數(shù)值變?yōu)?BCD碼。 SECOND 模塊源程序如下： library ieee。 enmin:out std_logic。 signal enmin_1,enmin_2:std_logic。 process(clk,reset,setmin) begin if(reset=39。event and clk=39。count=0000000。 end if。after 100 ns。 end process。當(dāng)計(jì)數(shù)器的低四位不為 1001 時(shí)，計(jì)數(shù)器加 1。 use 。 end entity minute。 enhour_2=(sethour and clk1)。)then count=0000000。)then if(count(3 downto 0)=1001)then if(count1660)then if(
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