基于vhdl的數(shù)字時(shí)鐘論文(文件)
【正文】 時(shí)鐘輸入 qout1個(gè)位 BCD 輸出 qout2十位 BCD 輸出 carry進(jìn)位信號輸出 library ieee。 entity fen60 is port (clk : in std_logic。 carry : out std_logic )。 begin process(clk,rst) begin if(rst=39。 elsif clk39。 if tem2=0101 then tem2=0000。 carry=39。 end if。 end process。 use 。 qout1 : out std_logic_vector(3 downto 0)。 architecture behave of fen24 is signal tem1:std_logic_vector(3 downto 0)。)then tem1=0010。139。139。 if tem2=1001 then tem2=0000。 end if。 qout2=tem2。 use 。 rst : in std_logic。 qin4 : in std_logic_vector(3 downto 0)。 sel : out std_logic_vector(7 downto 0) )。039。 elsif clk39。 else t:=t+1。 when 1=qout=qin2。 when 3=qout=qin3。 when 5=qout=1111。 when 7=qout=qin6。 end case。 7 段譯碼顯示 實(shí)體名： decode47 功 能：實(shí)現(xiàn)數(shù)碼顯示管的編碼顯示 接 口： qin BCD 碼輸入 qout七段碼輸出 library ieee。 entity decode47 is port (qin : in std_logic_vector(3 downto 0)。 end behave。 use 。 end fen1。039。139。 case t is when 0 to counter_len/2=qout=39。 end case。 6 個(gè)數(shù)碼管的動(dòng)態(tài)掃描時(shí)鐘 產(chǎn)生 100HZ 的時(shí)鐘信號，控制 6 個(gè)數(shù)碼管的同時(shí)顯示 實(shí)體名： fen100 功 能：對輸入時(shí)鐘進(jìn)行 24000 分頻，得到 100Hz 信號， 作為數(shù)碼顯示管位掃描信號 接 口： clk 時(shí)鐘輸入 qout100Hz 輸出信號 library ieee。 entity fen100 is port (clk:in std_logic。 architecture behave of fen100 is constant counter_len:integer:=23999。)then t:=0。 then if t=counter_len then t:=0。039。 end if。 小時(shí)計(jì)數(shù)器仿真 六個(gè)數(shù)碼管動(dòng)態(tài)掃描顯示時(shí)間的仿真驗(yàn)證。 同時(shí)，通過本次課程設(shè)計(jì)，鞏固了我們學(xué)習(xí)過的專業(yè)知識 ， 通過這個(gè)程序設(shè)計(jì)，使我對數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解和認(rèn)識， 同時(shí)對數(shù)據(jù)庫軟件 EDA技術(shù)、 VHDL、等系列知識都有了一定的了解。 參考文獻(xiàn) [1]《數(shù)字電路試驗(yàn)基礎(chǔ)》 同濟(jì)大學(xué)出版社 崔葛瑾主編。 [5]《數(shù)字邏輯設(shè)計(jì)》第四版 人民郵電出版社 [美 ]Brian Holdsworth C live Wood [6]《數(shù)字電子技術(shù)基礎(chǔ)》高等教育出版社 閻石主編。 [3]《 電子學(xué)入門》科學(xué)出版社，【日】新電器編輯部。從中可以自我測驗(yàn)，認(rèn)識到自己哪方面有欠缺、不足，以便于在日后的學(xué)習(xí)中得以改進(jìn)、提高。 第 五 章 本次課程設(shè)計(jì)的心得體會 經(jīng)過努力 ,簡易電子時(shí)鐘的 設(shè)計(jì)基本上完成了。 end behave。139。 end if。event and clk=39。 begin if(rst=39。 qout:out std_logic )。 use 。 end process。 when others =qout=39。 else t:=t+1。 elsif clk39。 begin process(clk,rst) variable t:integer range 0 to counter_len。 rst:in std_logic。 use 。 end decode47。 use 。 end process。 when others=qout=0000。 when 6=qout=q
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