【正文】 圖 11 PLD 的基本框圖 這一階段的產(chǎn)品主要有 PAL(可編程陣列邏輯 )和 GAL(通用陣列邏輯 )。 早期的可編程邏輯器件只有可編程只讀存貯器 (PROM)、紫外線可擦除只讀存貯器 (EPROM)和電可擦除只讀存貯器 (EEPROM)三種。 NRE 代表在固定邏輯器件最終從芯片制造廠制造出來以前客戶需要投入的所有成本，這些成本包括工程資源、昂貴的軟件設計工具、用來制造芯片不同金屬層的昂貴光刻掩膜組以及初始原型器 件的生產(chǎn)成本。另一方面，可編程邏輯器件 (PLD)是能夠為客戶提供范圍廣泛的多種 邏輯容量、特性、速度和電壓參數(shù)的標準成品部件， 而且此類器件可在任何時間改變，從而完成許多種不同的功能。微處理器執(zhí)行軟件指令來完成范圍廣泛的任務，如運行字處理程序或視頻游戲。但是，隨著微電子技術的發(fā)展，設計與制造集成電路的任務已不完全由半導體廠商來獨立承擔。 本論文以 FPGA 在數(shù)據(jù)處理中的應用立題，系統(tǒng)闡述基于 FPGA 的數(shù)字系統(tǒng)設計方法，并嘗試設計出一個簡單的系統(tǒng) ——電子鐘，掌握其設計的思想和方法，為以后設計更復雜的系統(tǒng)打下基礎。 使用 FPGA 構造數(shù)字電子系統(tǒng)，設計者可以不用考慮芯片內(nèi)部的具體結構，也不用顧慮與外部的電路連接。 在 80 年代，電子產(chǎn)品的規(guī)模和復雜程度的增加促使第二代 EDA 工具的產(chǎn)生。FPGA。每個子程序均經(jīng)過 EDA 工具仿真，并附有仿真圖，最后將各模塊組裝為一個整體 ——電子鐘。 本文的主要內(nèi)容是根據(jù)上述原理和方法設計一個電子鐘系統(tǒng)，目的在于通過該系統(tǒng)的功能，體現(xiàn)出 FPGA 在數(shù)據(jù)處理中的應用。在現(xiàn)代電子技術中，可編程器無疑是扮演著重要角色。 現(xiàn)場可編程門陣列 (FPGA)是近年來迅速發(fā)展起來的新型可編程器，其靈活的可編程邏輯可以方便的實現(xiàn)高速數(shù)字信號處理。該電子鐘系統(tǒng)功能齊全，設計思路清晰。 關鍵詞 電子設計自動化 ； 現(xiàn)場可編程門陣列 ； 硬件描述語言 ；電子鐘 xx 大學學士學位論文 II Digital Electronic Clock Design Based on Technology of FPGA Abstract With the rapid development of electronic technology, modern electronic products have infiltrated into various fields of the society, and have effectively promoted the development of social productive forces and social information, also increased. In modern electronic technology, the programmable logic devices play a key role. Field programmable gate arrays (FPGA), a new type of programmable device, is developing rapidly recent years. It introduced the concept of flexible programmable logic, which can realize highspeed digital signal processing conveniently. It broke through the parallel processing, water levels of restrictions, has repeatedly programmable capacity to effectively use the onchip resources, coupled with efficient hardware description language VHDL, so as to design digital systems conveniently. This article introduces a system of the basic structure of the FPGA, the basic principle of features and applications。 VHDL。第二代 EDA 主要以計算機仿真和自動布局布線技術為核心，與此同時，還引出了以半定制概念為特征的專用集成電路概念。設計者只需依據(jù)電路所要完成的具體邏輯功能，然后設法用軟件描述出來即可。 可編程器件的發(fā)展歷程 當今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應用的社會。系統(tǒng)設計師們更愿意自己設計專用集成電路 (ASIC)芯片，而且希望ASIC 的設計周期盡可能短，最好是在實驗室里就能設計出合適的 ASIC 芯片，并且立即投入實際應用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件 (FPLD)，其中應用最廣泛的當屬現(xiàn)場可編程門陣列 (FPGA)和復雜可編程邏輯器件 (CPLD)。邏輯器件提供特定的功能，包括器件與器件間的接口、數(shù)據(jù)通信、信號處理、數(shù)據(jù)顯示、定時和控制操作、以及系統(tǒng)運行所需要的所有其它功能 [1]。 對于固定邏輯器件，根據(jù)器件復雜性不同，從設計、原型到最終生產(chǎn)所需要的時間可從數(shù)月至一年多不等。這些 NRE 成本可能從數(shù)十萬美元至數(shù)百萬美元。由于結構的限制，它們只能完成簡單的邏輯功能 。 PAL 由一個可編程的 “與 ”平面和一個固定的 “或 ”平面構成，或門的輸出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。 在 PAL 的基礎上，又發(fā)展了一種通用陣列邏輯 GAL (Generic Array Logic)，如 GAL16V8， GAL22V10 等。對一些需要極高性能的應用，固定邏輯也可能是最佳的選擇。 PLD 供應商在設計其可編程器件時已經(jīng)支付了這些成本，并且可通過 PLD 產(chǎn)品線延續(xù)多年的生命期來分攤這些成本。事實上，由于有了可編程邏輯器件，一些設備制造 商現(xiàn)在正在嘗試為已經(jīng)安裝在現(xiàn)場的產(chǎn)品增加新功能或者進行升級。 FPGA 的基本特點主要有： 1．采用 FPGA 設計 ASIC 電路，用戶不需要投片生產(chǎn)就能得到 合適芯片。 5． FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼 xx 大學學士學位論文 4 容。 FPGA 被應用于范圍廣泛的領域中，從數(shù)據(jù)處理和存儲直到儀器儀表、電信和數(shù)字信號處理。 由于 CPLD 和 FPGA 結構上的差異 ,具有各自的特點： 1． CPLD 更適合完成各種算法和組合邏輯， FPGA 更適合于完成時序邏輯。 CPLD 通過修改具有固定內(nèi)連電路的邏輯功能來編程 ,FPGA 主要通過改變內(nèi)部連線的布線來編程 。 CPLD 的編程采用 E2PROM 或FASTFLASH 技術 ,無需外部存儲器芯片 ,使用簡單。 7． 在編程方式上 , CPLD 主要是基于 E2PROM 或 FLASH 存儲器編程 ,編程次數(shù)可達 1 萬次 ,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。 8． CPLD 保 密性好 , FPGA 保密性差。這一策略使賽靈思可以集中精力設計新產(chǎn)品結構、軟件工具和 IP 核心，同時還可以利用最先進 的半導體制造工藝技術。過去的 FPGA 也相對較貴，當時最先進的 FPGA 器件大約要 150 美元。此類 IP 核心為客戶節(jié)約了大量時間和費用，否則，用戶可能需要數(shù)月的時間才能實現(xiàn)這些功能，而且還會進一步延遲產(chǎn)品推向市間 [6]。 xx 大學學士學位論文 6 第 2 章 FPGA 基本結構 及數(shù)字系統(tǒng)設計 原理 自 1985 年 Xilinx 公司推出第一片現(xiàn)場可編程邏輯門陣列即 FPGA 至今，F(xiàn)PGA 已經(jīng)經(jīng)歷了 20 余年的發(fā)展歷史。 ． 基本可編程邏輯單元 FPGA 的基本可編程邏 輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。 學習底層配置單元的 LUT 和 Register 比率的一個重要意義在于器件選型和規(guī)模估算。 CAM，即為內(nèi)容地址存儲器。 4． 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅動能力和傳輸速度。其實布線資源的優(yōu)化與使用和實現(xiàn)結果有直接關系。基于查找表（ LUT）的 FPGA 的結構如圖 22 所示 。 圖 23 FPGA 邏輯實現(xiàn)原理 A,B,C,D 由 FPGA 芯片的管腳輸入后進入可編程連線，然后作為地址線連到到 LUT， LUT 中已經(jīng)事先寫入了所有可能的邏輯結果，通過地址查找到相應的數(shù)據(jù)然后輸出，這樣組合邏輯就 實現(xiàn)了。這樣 PLD 就完成了圖 23 所示電路的功能。編程過程實際上是對個存儲單元寫入數(shù)據(jù)的過程，這些數(shù)據(jù)也稱為編程數(shù)據(jù)。 數(shù)字系統(tǒng)設計概述 所謂數(shù)字系統(tǒng)的設計，就是用規(guī)范的和形式化的方式做出正確的系統(tǒng)邏輯功能的描述，詳細反應系 統(tǒng)的邏輯進程和具體的邏輯運算操作，并選用具體的電路來實現(xiàn)所描述的系統(tǒng)邏輯。圖中數(shù)據(jù)處理器由寄存器和組合電路組成，寄存器用于暫存信息；組合電路實現(xiàn)對數(shù)據(jù)的加工和處理。數(shù)字系統(tǒng)的實現(xiàn)方法經(jīng)歷了由分立元件、小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路、到超大規(guī)模集成電路的過程。 1． 自頂向下法 自頂向下法（ from top to down）是一種從抽象定義到具體實現(xiàn)，從高層次到低層次逐步求精的分層次、分模塊的設計方法，它是數(shù)字系統(tǒng)設計中最常用 xx 大學學士學位論文 11 的方法之一。子系統(tǒng)設計的首要任務是對其功能進行正確劃分，也就是說，能將其正確的劃分為：控制模塊和數(shù)據(jù)處理模塊。 數(shù)字系統(tǒng) 設計的一般過程 數(shù)字系統(tǒng)設計分為系統(tǒng)級設計和邏輯級設計兩個階段。 (2) 描述系統(tǒng)功能，設計算法 描述系統(tǒng)功能就是用符號、圖形、文字、表達式等形式來正確描述系統(tǒng)應具有的邏輯功能和應達到的技術指標。 2． 邏輯級設計的過程 (1) 根據(jù)算法選擇電路結構 系統(tǒng)算法決定電路結構。用 EDA 技術設計系統(tǒng)的實質是一種自頂向下的分層設計方法。劃分、綜合和驗證則采用 EDA 軟件平臺自動完成。 xx 大學學士學位論文 13 第 3 章 數(shù)字電子鐘功能模塊設計 基于 FPGA 的數(shù)字 電子 鐘包含 8 個子程序模塊：分頻組件、六十進制計數(shù)器組件、二十四進制計數(shù)器組件、鬧鐘設定組件、校時組件、 i60BCD 組件、i24BCD 組件 、以及二進制轉換成七段碼組件 。同樣的， FPGA 也不是定制芯片，因此，它們無法像那些為某一應用而設計的定制芯片那樣擅長完成特定功能。 2． FPGA 是一種出色的制作樣機工具。所謂膠合邏輯，即將系統(tǒng)的主要元件連接在一起的邏輯。時鐘頻率也經(jīng)常作為性能的一個衡量因素。 3． 設計時間：不可能無限期地進行設計，由于 FPGA 是標準器件，因此它在設計按時間上有一些優(yōu)勢。 5． 生產(chǎn)成本：生產(chǎn)成本是多次復制系統(tǒng)的成本。HDL 設計方式是現(xiàn)今設計大規(guī)模數(shù)字集成電路的良好方式。方針是指使用設計軟件包對已經(jīng)實現(xiàn)的設計進行完整測試，模擬實際物理環(huán)境下的工作情況，前仿真是指僅對邏輯功能進行測試模擬，以了解其實現(xiàn)的功能是否滿足設 計的要求，仿真過程沒有加入時序信息，不涉及具體器件的硬件特性，如延時特性；而在布局布線后，提取有關的器件延時、連線延時等時序參數(shù)，并在此基礎上進行的仿真稱為后仿真，這是接近真實器件運行的仿真。 (3) 布局與布線。引起支持增量設計，可以對其重復多次布線，且每次布線可利用上一次布線信息，以使布線更優(yōu)或達到設計目標。靜態(tài)時序分析器可以用來檢查設計的邏輯和時序，以便計算各通路性能，識別可靠的蹤跡，檢測建立和保持時間的配合。因 為FPGA 具有掉電信息丟失的性質，因此可以在驗證初期使用電纜直接下載位流。其中， SILICON COMPILER 公司及 GATEWAY 公司的 Verilog 以 C 語言為基礎。之后，各 EDA 公司研究的硬件電路設計工具逐漸向 VHDL 靠攏， VHDL 在電子設計領域得到了廣泛的接受， 1993 年， IEEE 對 VHDL 進行了修訂，公布了新版本的 VHDL。 VHDL 的主要優(yōu)點有： 1． VHDL 支持自頂至下的和基于庫的設計方法，而且支持同步電路、異步電路、 FPGA 以及其他隨機電路的設計。 VHDL 支持系統(tǒng)級描述，這是它由于其他硬件描述語言的突出優(yōu)點。 4． VHDL 具有類屬描述語句和子程序調用等功能，對于已完成的設計源程序，可以通過修改類屬參數(shù)表和函數(shù)的方法來改變設計的規(guī)模和結構。 3． 預定義屬性的不明確性。對在靜態(tài)編譯中不能完全處理的問題，采用部分匹配的方法，而對于全部的匹配因為參數(shù)變化種類太多，缺少足夠信息而采取信息下傳，在動態(tài)模擬調試時匹配。 分頻模塊 由于輸入時鐘信號為 1024Hz，我們需要把它通過分頻得到 1Hz 即周期為 1s的秒脈沖時鐘信號， 模塊圖如 圖 33 所表示。 Use 。from system clock(1024Hz) f1hz: out std_logic)。 if count=63 then f1hz=39。