【文章內(nèi)容簡介】 類可編程邏輯器件中， FPGA 采用了邏輯單元陣列LCA（ Logic Cell Array）這樣一個新概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個部分。 FPGA 的基本特點主要有： 1．采用 FPGA 設(shè)計 ASIC 電路，用戶不需要投片生產(chǎn)就能得到 合適芯片。 2． FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3． FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 4． FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費用最低、風(fēng)險最小的器件之一。 5． FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼 xx 大學(xué)學(xué)士學(xué)位論文 4 容。 FPGA 提供了最高的邏輯密度、最豐富的特性和最高的性能?，F(xiàn)在最新 的FPGA 器件，如 Xilinx Virtex? 系列中的部分器件，可提供八百萬 “系統(tǒng)門 ”（相對邏輯密度）。這些先進的器件還提供諸如內(nèi)建的硬連線處理器（如IBM Power PC）、大容量存儲器、時鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（ devicetodevice）信號技術(shù)。 FPGA 被應(yīng)用于范圍廣泛的領(lǐng)域中，從數(shù)據(jù)處理和存儲直到儀器儀表、電信和數(shù)字信號處理。 與此相比， CPLD 提供的邏輯資源少得多 —— 最高約 1 萬門。但是，CPLD 提供了非常好的可預(yù)測性，因此對于關(guān)鍵的控制應(yīng)用非常理想。 而且CPLD 器件（如 Xilinx CoolRunner? 系列）需要的功耗極低，并且價格低廉，從而使其對于成本敏感的、電池供電的便攜式應(yīng)用（如移動電話和數(shù)字手持助理）非常理想 [4]。 由于 CPLD 和 FPGA 結(jié)構(gòu)上的差異 ,具有各自的特點： 1． CPLD 更適合完成各種算法和組合邏輯， FPGA 更適合于完成時序邏輯。換句話說 , FPGA 更適合于 觸發(fā)器豐富的結(jié)構(gòu) ,而 CPLD 更適合于觸發(fā)器有限而乘積項豐富的結(jié)構(gòu)。 2． CPLD 的連續(xù)式布線結(jié)構(gòu)決定了它的時序延遲是均勻的和可預(yù)測的 ,而FPGA 的分段式布線結(jié)構(gòu)決定了其延遲的 不可預(yù)測性。 3． 在編程上 FPGA 比 CPLD 具有更大的靈活性。 CPLD 通過修改具有固定內(nèi)連電路的邏輯功能來編程 ,FPGA 主要通過改變內(nèi)部連線的布線來編程 。 FPGA可在邏輯門下編程 ,而 CPLD 是在邏輯塊下編程。 4． FPGA 的集成度比 CPLD 高 ,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實現(xiàn)。 5． CPLD 比 FPGA 使用起來更方便。 CPLD 的編程采用 E2PROM 或FASTFLASH 技術(shù) ,無需外部存儲器芯片 ,使用簡單。而 FPGA 的編程信息需存放在外部存儲器上 ,使用方法復(fù)雜。 6． CPLD 的速度比 FPGA 快 ,并且具有較大的時間 可預(yù)測性。這是由于FPGA 是門級編程 ,并且 CLB 之間采用分布式互聯(lián) ,而 CPLD 是邏輯塊級編程 ,并且其邏輯塊之間的互聯(lián)是集總式的。 7． 在編程方式上 , CPLD 主要是基于 E2PROM 或 FLASH 存儲器編程 ,編程次數(shù)可達 1 萬次 ,優(yōu)點是系統(tǒng)斷電時編程信息也不丟失。 CPLD 又可分為在編程器上編程和在系統(tǒng)編程兩類。 FPGA 大部分是基于 SRAM 編程 ,編程信息在系統(tǒng)斷電時丟失 ,每次上電時 ,需從器件外部將編程數(shù)據(jù)重新寫入 SRAM 中。其優(yōu)點是可以編程任意次 ,可在工作中快速編程 ,從而實現(xiàn)板級和系統(tǒng)級的動態(tài)配置。 8． CPLD 保 密性好 , FPGA 保密性差。 9． 一般情況下 , FPGA 的功耗要比 CPLD 大 ,且集成度越高越明顯 [5]。 國內(nèi)外研究現(xiàn)狀 過去幾年時間里，可編程邏輯供應(yīng)商取得了巨大的技術(shù)進步，以致現(xiàn)在PLD 被眾多設(shè)計人員視為是邏輯解決方案的當然之選。能夠?qū)崿F(xiàn)這一點的重要 xx 大學(xué)學(xué)士學(xué)位論文 5 原因之一是像賽靈思這樣的 PLD 供應(yīng)商是 “無晶圓制造廠 ”企業(yè)，并不直接擁有芯片制造工廠，賽靈思將芯片制造工作外包給聯(lián)華電子（ UMC）和東芝，他們是芯片制造行業(yè)的領(lǐng)導(dǎo)廠商。這一策略使賽靈思可以集中精力設(shè)計新產(chǎn)品結(jié)構(gòu)、軟件工具和 IP 核心，同時還可以利用最先進 的半導(dǎo)體制造工藝技術(shù)。先進的工藝技術(shù)在一系列關(guān)鍵領(lǐng)域為 PLD 提供了幫助：更快的性能、集成更多功能、降低功耗和成本等。目前賽靈思提供采用先進的 90nm 和 65nm 工藝生產(chǎn)的可編程邏輯器件，它們都是業(yè)界最領(lǐng)先的工藝。 例如，僅僅數(shù)年前，最大規(guī)模的 FPGA 器件也僅僅為數(shù)萬系統(tǒng)門，工作在40 MHz。過去的 FPGA 也相對較貴，當時最先進的 FPGA 器件大約要 150 美元。然而，今天具有最先進特性的 FPGA 可提供百萬門的邏輯容量、工作300 MHz，成本低至不到 10 美元，并且還提供了更高水平的集成特性，如處理器和存儲器。 同樣重要的是， PLD 現(xiàn)在有越來越多的核心技術(shù)（ IP）庫的支持 用戶可利用這些預(yù)定義和預(yù)測試的軟件模塊在 PLD 內(nèi)迅速實現(xiàn)系統(tǒng)功能。 IP 核心包括從復(fù)雜數(shù)字信號處理算法和存儲器控制器直到總線接口和成熟的軟件微處理器在內(nèi)的一切。此類 IP 核心為客戶節(jié)約了大量時間和費用，否則，用戶可能需要數(shù)月的時間才能實現(xiàn)這些功能，而且還會進一步延遲產(chǎn)品推向市間 [6]。 本文主要內(nèi)容 本 文首先介紹了 FPGA 相關(guān)的背景知識以及 FPGA 的基本結(jié)構(gòu)和工 作原理， 闡述 了 數(shù)字系統(tǒng)的構(gòu)造方法和流程，從而為應(yīng)用 FPGA 構(gòu)建數(shù)字系統(tǒng) 打下基礎(chǔ)。同時 具體介紹 了 構(gòu)成電子鐘 主要 功能模 塊特性與功能，在此基礎(chǔ)上給出電子鐘系統(tǒng)的 設(shè)計 方法和 設(shè)計 過程，這其中包括電子鐘的總體框圖架構(gòu)，各模塊的模擬仿真及其分析 。 最后， 結(jié)合 此次設(shè)計的 親身 經(jīng)歷 ，對 FPGA 技術(shù)進行簡單的總結(jié)。 xx 大學(xué)學(xué)士學(xué)位論文 6 第 2 章 FPGA 基本結(jié)構(gòu) 及數(shù)字系統(tǒng)設(shè)計 原理 自 1985 年 Xilinx 公司推出第一片現(xiàn)場可編程邏輯門陣列即 FPGA 至今，F(xiàn)PGA 已經(jīng)經(jīng)歷了 20 余年的發(fā)展歷史。在這 20 多年的發(fā)展過程中，以 FPGA為代表的數(shù)字系統(tǒng)現(xiàn)場集成技術(shù)取得了驚人發(fā)展： FPGA 從最初的 1200 個可利用門，發(fā)展到 20 世紀 90 年代的 25 萬個可利用門，進入 20xx 年以后，國際上著名的 FPGA 廠商 Altera 公司和 Xilinx 公司相繼推出了數(shù)百萬個可利用門的單片 FPGA 芯片，將 FPGA 的集成度提高到了一個新的水 平。 FPGA 的基本結(jié)構(gòu)及工作原理 FPGA 的基本結(jié)構(gòu)由 6 部分組成，分別為可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等 ， FPGA 的基本結(jié)構(gòu) 圖 如圖 21 所示。 可編程 I/O 單元 嵌入式 RAM 基本可編程邏輯單元 內(nèi)嵌專用內(nèi)核 底層嵌入 功能單元 布線資源 圖 21 FPGA 的基本結(jié)構(gòu) xx 大學(xué)學(xué)士學(xué)位論文 7 每個單元簡介如下： ． 可編程輸入 /輸出單元（ I/O 單元） 目前大多數(shù) FPGA 的 I/O 單元被設(shè)計為可編程模式，即通過軟件的靈活配置，可適應(yīng)不同的電器標準與 I/O 物理特性；可以調(diào)整匹配阻抗特性，上下拉電阻；可以調(diào)整輸出驅(qū)動電流的大小等。 ． 基本可編程邏輯單元 FPGA 的基本可編程邏 輯單元是由查找表（ LUT）和寄存器（ Register）組成的，查找表完成純組合邏輯功能。 FPGA 內(nèi)部寄存器可配置為帶同步 /異步復(fù)位和置位、時鐘使能的觸發(fā)器，也可以配置成為鎖存器。 FPGA 一般依賴寄存器完成同步時序邏輯設(shè)計。一般來說，比較經(jīng)典的基本可編程單元的配置是一個寄存器加一個查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。 學(xué)習(xí)底層配置單元的 LUT 和 Register 比率的一個重要意義在于器件選型和規(guī)模估算。由于 FPGA 內(nèi)部除了基本可編程邏輯單元外，還有嵌入式 的 RAM、PLL 或者是 DLL，專用的 Hard IP Core 等，這些模塊也能等效出一定規(guī)模的系統(tǒng)門，所以簡單科學(xué)的方法是用器件的 Register 或 LUT 的數(shù)量衡量。 3． 嵌入式塊 RAM 目前大多數(shù) FPGA 都有內(nèi)嵌的塊 RAM。嵌入式塊 RAM 可以配置為單端口RAM、雙端口 RAM、偽雙端口 RAM、 CAM、 FIFO 等存儲結(jié)構(gòu)。 CAM，即為內(nèi)容地址存儲器。寫入 CAM 的數(shù)據(jù)會和其內(nèi)部存儲的每一個數(shù)據(jù)進行比較，并返回與端口數(shù)據(jù)相同的所有內(nèi)部數(shù)據(jù)的地址。簡單的說，RAM 是一種寫地址，讀數(shù)據(jù)的存儲單元； CAM 與 RAM 恰 恰相反。 除了塊 RAM， Xilinx 和 Lattice 的 FPGA 還可以靈活地將 LUT 配置成RAM、 ROM、 FIFO 等存儲結(jié)構(gòu)。 4． 豐富的布線資源 布線資源連通 FPGA 內(nèi)部所有單元，連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。布線資源的劃分： (1) 全局性的專用布線資源：以完成器件內(nèi)部的全局時鐘和全局復(fù)位 /置位的布線； (2) 長線資源：用以完成器件 Bank 間的一些高速信號和一些第二全局時鐘信號的布線。 (3) 短線資源：用來完成基本邏輯單元間的邏輯互連與布線； 其他：在邏 輯單元內(nèi)部還有著各種布線資源和專用時鐘、復(fù)位等控制信號線。 由于在設(shè)計過程中，往往由布局布線器自動根據(jù)輸入的邏輯網(wǎng)表的拓撲結(jié)構(gòu)和約束條件選擇可用的布線資源連通所用的底層單元模塊，所以常常忽略布線資源。其實布線資源的優(yōu)化與使用和實現(xiàn)結(jié)果有直接關(guān)系。 底層嵌入功能單元 [7] xx 大學(xué)學(xué)士學(xué)位論文 8 基于查找表結(jié)構(gòu)的 FPGA 查找表（ LookUpTable)簡稱為 LUT， LUT 本質(zhì)上就是一個 RAM。目前FPGA 中多使用 4 輸入的 LUT，所以每一個 LUT 可以看成一個有 4 位地址線的16x1 的 RAM。 當用戶 通過原理圖或 HDL 語言描述了 一個邏輯電路，PLD/FPGA 開發(fā)軟件會自動計算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫入 RAM， 這樣，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應(yīng)的內(nèi)容，然后輸出即可?；诓檎冶恚?LUT）的 FPGA 的結(jié)構(gòu)如圖 22 所示 。 進位和控制邏輯查找表1 11 41 31 2G 1G 2G 3G 4查找表1 11 41 31 2F 1F 2F 3F 4進位和控制邏輯QC KRSDE CQC KRSDE CF 5 I NC I NC L KC I NC L KC EC O U TYY BX BXY QX QD 觸 發(fā)器D 觸 發(fā)器 圖 22 基于查找表（ LUT）的 FPGA 的結(jié)構(gòu) 查找表結(jié)構(gòu)的 FPGA邏輯實現(xiàn)原理 由于 LUT 主要適合 SRAM 工藝生產(chǎn)，所以目前大部分 FPGA 都是基于 SRAM工藝的，而 SRAM 工藝的芯片在掉電后信息就會丟失，一定需要外加一片專用 xx 大學(xué)學(xué)士學(xué)位論文 9 配置芯片，在上電的時候，由這個專用配置芯片把數(shù)據(jù)加載到 FPGA 中，然后FPGA 就可以正常工作，由于配置時間很短，不會影響系統(tǒng)正常工作。也有少數(shù) FPGA 采用反熔絲或 Flash 工藝，對這種 FPGA，就不需要外加專用的配置芯片。以 圖 23 電路 所示。 圖 23 FPGA 邏輯實現(xiàn)原理 A,B,C,D 由 FPGA 芯片的管腳輸入后進入可編程連線，然后作為地址線連到到 LUT， LUT 中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就 實現(xiàn)了。 該電路中 D 觸發(fā)器是直接利用 LUT后面 D 觸發(fā)器來實現(xiàn)。時鐘信號 CLK 由 I/O 腳輸入后進入芯片內(nèi)部的時鐘專用通道，直接連接到觸發(fā)器的時鐘端。觸發(fā)器的輸出與 I/O 腳相連，把結(jié)果輸出到芯片管腳。這樣 PLD 就完成了圖 23 所示電路的功能。（以上這些步驟都是由軟件自動完成的，不需要人為干預(yù)） 這個電路是一個很簡單的例子，只需要一個 LUT 加上一個觸發(fā)器就可以完成。對于一個 LUT 無法完成的 電路，就需要通過進位邏輯將多個單元相連，這樣 FPGA 就可以實現(xiàn)復(fù)雜的邏輯 [8]。 FPGA 的工作原理 FPGA 中實 現(xiàn)各種組合邏輯功能的原理是，通過對各存儲器單元的編程，來控制門陣列中的開與關(guān)，從而實現(xiàn)不同的邏輯功能。編程過程實際上是對個存儲單元寫入數(shù)據(jù)的過程，這些數(shù)據(jù)也稱為編程數(shù)據(jù)。存儲單元中的編