【正文】 推向市間 [6]。這一策略使賽靈思可以集中精力設(shè)計(jì)新產(chǎn)品結(jié)構(gòu)、軟件工具和 IP 核心，同時(shí)還可以利用最先進(jìn) 的半導(dǎo)體制造工藝技術(shù)。 7． 在編程方式上 , CPLD 主要是基于 E2PROM 或 FLASH 存儲(chǔ)器編程 ,編程次數(shù)可達(dá) 1 萬(wàn)次 ,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。 CPLD 通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程 ,FPGA 主要通過(guò)改變內(nèi)部連線的布線來(lái)編程 。 FPGA 被應(yīng)用于范圍廣泛的領(lǐng)域中，從數(shù)據(jù)處理和存儲(chǔ)直到儀器儀表、電信和數(shù)字信號(hào)處理。 FPGA 的基本特點(diǎn)主要有： 1．采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)就能得到 合適芯片。 PLD 供應(yīng)商在設(shè)計(jì)其可編程器件時(shí)已經(jīng)支付了這些成本，并且可通過(guò) PLD 產(chǎn)品線延續(xù)多年的生命期來(lái)分?jǐn)傔@些成本。 在 PAL 的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯 GAL (Generic Array Logic)，如 GAL16V8， GAL22V10 等。由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的邏輯功能 。 對(duì)于固定邏輯器件，根據(jù)器件復(fù)雜性不同，從設(shè)計(jì)、原型到最終生產(chǎn)所需要的時(shí)間可從數(shù)月至一年多不等。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專(zhuān)用集成電路 (ASIC)芯片，而且希望ASIC 的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的 ASIC 芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場(chǎng)可編程邏輯器件 (FPLD)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場(chǎng)可編程門(mén)陣列 (FPGA)和復(fù)雜可編程邏輯器件 (CPLD)。設(shè)計(jì)者只需依據(jù)電路所要完成的具體邏輯功能，然后設(shè)法用軟件描述出來(lái)即可。 VHDL。該電子鐘系統(tǒng)功能齊全，設(shè)計(jì)思路清晰。在現(xiàn)代電子技術(shù)中，可編程器無(wú)疑是扮演著重要角色。每個(gè)子程序均經(jīng)過(guò) EDA 工具仿真，并附有仿真圖，最后將各模塊組裝為一個(gè)整體 ——電子鐘。 在 80 年代，電子產(chǎn)品的規(guī)模和復(fù)雜程度的增加促使第二代 EDA 工具的產(chǎn)生。 本論文以 FPGA 在數(shù)據(jù)處理中的應(yīng)用立題，系統(tǒng)闡述基于 FPGA 的數(shù)字系統(tǒng)設(shè)計(jì)方法，并嘗試設(shè)計(jì)出一個(gè)簡(jiǎn)單的系統(tǒng) ——電子鐘，掌握其設(shè)計(jì)的思想和方法，為以后設(shè)計(jì)更復(fù)雜的系統(tǒng)打下基礎(chǔ)。微處理器執(zhí)行軟件指令來(lái)完成范圍廣泛的任務(wù)，如運(yùn)行字處理程序或視頻游戲。 NRE 代表在固定邏輯器件最終從芯片制造廠制造出來(lái)以前客戶需要投入的所有成本，這些成本包括工程資源、昂貴的軟件設(shè)計(jì)工具、用來(lái)制造芯片不同金屬層的昂貴光刻掩膜組以及初始原型器 件的生產(chǎn)成本。 輸入控制與陣列或陣列輸出控制輸入輸出 圖 11 PLD 的基本框圖 這一階段的產(chǎn)品主要有 PAL(可編程陣列邏輯 )和 GAL(通用陣列邏輯 )。例如，固定邏輯器件經(jīng)常更適合大批量應(yīng)用，因?yàn)樗鼈兛筛鼮榻?jīng)濟(jì)地大批量生產(chǎn)。 5． PLD 甚至在設(shè)備付運(yùn)到客戶那兒以后還可以重新編程。 4． FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 而且CPLD 器件（如 Xilinx CoolRunner? 系列）需要的功耗極低，并且價(jià)格低廉，從而使其對(duì)于成本敏感的、電池供電的便攜式應(yīng)用（如移動(dòng)電話和數(shù)字手持助理）非常理想 [4]。 5． CPLD 比 FPGA 使用起來(lái)更方便。其優(yōu)點(diǎn)是可以編程任意次 ,可在工作中快速編程 ,從而實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置。 例如，僅僅數(shù)年前，最大規(guī)模的 FPGA 器件也僅僅為數(shù)萬(wàn)系統(tǒng)門(mén)，工作在40 MHz。 最后， 結(jié)合 此次設(shè)計(jì)的 親身 經(jīng)歷 ，對(duì) FPGA 技術(shù)進(jìn)行簡(jiǎn)單的總結(jié)。一般來(lái)說(shuō)，比較經(jīng)典的基本可編程單元的配置是一個(gè)寄存器加一個(gè)查找表，但不同廠商的寄存器和查找表的內(nèi)部結(jié)構(gòu)有一定的差異，而且寄存器和查找表的組合模式也不同。 除了塊 RAM， Xilinx 和 Lattice 的 FPGA 還可以靈活地將 LUT 配置成RAM、 ROM、 FIFO 等存儲(chǔ)結(jié)構(gòu)。 當(dāng)用戶 通過(guò)原理圖或 HDL 語(yǔ)言描述了 一個(gè)邏輯電路，PLD/FPGA 開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能的結(jié)果，并把結(jié)果事先寫(xiě)入 RAM， 這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。觸發(fā)器的輸出與 I/O 腳相連，把結(jié)果輸出到芯片管腳。 FPGA 中就是由很多類(lèi)似這樣的基本邏輯單元來(lái)完成各種復(fù)雜邏輯功能的。 數(shù) 據(jù) 處 理 器（ 子 系 統(tǒng) 1 ）子 系 統(tǒng) 2子 系 統(tǒng) n? ?控 制 器控制信號(hào)反饋信號(hào)控制信號(hào)控制信號(hào)反饋信號(hào)反饋信號(hào) 圖 24 數(shù)字系統(tǒng)的組成 數(shù)字系統(tǒng) 設(shè)計(jì)方法 隨著數(shù)字集成技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，數(shù)字系統(tǒng)設(shè)計(jì)的理論和方法也在不斷的發(fā)展和變化。子系統(tǒng)劃分的太少，則失去了模塊化設(shè)計(jì)的特點(diǎn)；子系統(tǒng)劃分的太多，則系統(tǒng)之間的連接過(guò)于復(fù)雜，容易出錯(cuò)。 1． 系統(tǒng)級(jí)設(shè)計(jì)的過(guò)程 (1) 在詳細(xì)了解設(shè)計(jì)任務(wù)的基礎(chǔ)上，確定頂層系統(tǒng)的方案 這是設(shè)計(jì)過(guò)程的第一階段，要求對(duì)設(shè)計(jì)任務(wù)做透徹地了解，確定設(shè)計(jì)任務(wù)及系統(tǒng)的整體功能、輸入信號(hào)及輸出信號(hào)。 隨著數(shù)字集成技術(shù)的飛速發(fā)展， VLSI 規(guī)模核技術(shù)復(fù)雜度也在急劇增長(zhǎng)，人工設(shè)計(jì)數(shù)字系統(tǒng)十分困難，必須依靠自動(dòng)設(shè)計(jì)（ EDA）技術(shù)。首先闡述了FPGA 各結(jié)構(gòu)的簡(jiǎn)要介紹以及 FPGA 的工作原理；并對(duì) 數(shù)字系統(tǒng)設(shè)計(jì) 的組成，其中 常用 的 兩種 設(shè)計(jì) 方法和 數(shù)字系統(tǒng)設(shè)計(jì) 的 基本 流程 進(jìn)行了 簡(jiǎn)單 介紹 。 1． 從完成設(shè)計(jì)到取得一個(gè)可工作的芯片之間不用等待，可以把程序?qū)懭隖PGA 并立即進(jìn)行測(cè)試。 基于 FPGA的應(yīng)用系統(tǒng)設(shè)計(jì) 實(shí)現(xiàn)邏輯功能只是 FPGA 或任何數(shù)字系統(tǒng)設(shè)計(jì)必須達(dá)到的一個(gè)目標(biāo)，為了使設(shè)計(jì)獲得成功，還必須滿足以下屬性： 1． 性能：邏輯器件必須在要求的速度下工作，性能可以用以下幾種方案來(lái)衡量， 比如吞吐量和等待時(shí)間。 FPGA 的開(kāi)發(fā)工具一般比 VLSI 開(kāi)發(fā)工具便宜。 3． 仿真驗(yàn)證 從廣義上講，設(shè)計(jì)驗(yàn)證包括功能與時(shí)序仿真和電路驗(yàn)證。 在實(shí)現(xiàn)過(guò)程中可以進(jìn)行選項(xiàng)設(shè)置。 設(shè) 計(jì) 輸 入 綜 合布 局 布 線時(shí) 序 分 析編 程 和 配 置 仿 真功 能 分 析 調(diào) 試 工 程 更 改 管 理時(shí) 序 逼 近 圖 31 數(shù)字系統(tǒng)的設(shè)計(jì)流程 6． 下載驗(yàn)證 下載是在功能仿真和時(shí)序仿真正確的前提下，將綜合后形成的位流下載到具體的 FPGA 芯片中，也叫芯片配置， FPGA 設(shè)計(jì)有兩種配置模式：直接由計(jì)算機(jī)經(jīng)過(guò)專(zhuān)用下載電纜進(jìn)行配置；由外圍配置芯片進(jìn)行上電時(shí)自動(dòng)配置。 1982 年，各 ASIC 芯片廠相繼開(kāi)發(fā)了用于各自目的的 HDL， 1987 年底，IEEE 確認(rèn)美國(guó)國(guó)防部開(kāi)發(fā)的 VHDL 為標(biāo)準(zhǔn)硬件描述語(yǔ)言。這些特點(diǎn)符合 IC 設(shè)計(jì)的市場(chǎng)要求。 2． 文本定義的隱式操作，如 read、 write、 endfile 等。 系 統(tǒng) 分 析 和 劃 分寫(xiě) 出 各 模 塊 V H D L 程 序?qū)?出 各 模 塊 V H D L 測(cè) 試 標(biāo) 準(zhǔn) 對(duì) V H D L 模 塊 進(jìn) 行 模 擬 仿 真 將 V H D L 模 塊 組 合 成 門(mén) 級(jí) 電 路 門(mén) 級(jí) 電 路 仿 真 電 路 物 理 實(shí) 現(xiàn)（ 調(diào) 整 ） 圖 32 基于 VHDL 的數(shù)字系統(tǒng)設(shè)計(jì) xx 大學(xué)學(xué)士學(xué)位論文 18 電子鐘主要功能模塊設(shè)計(jì) 數(shù)字鐘系統(tǒng)是由各個(gè)功能模塊組成的，在 這里主要介紹 其中的 分頻模塊，六十進(jìn)制計(jì)數(shù)器模塊，二十四進(jìn)制計(jì)數(shù)器 模塊，校時(shí)模塊和 BCD 七段顯示譯碼器模塊。 Entity div1024 is Port( clk: in std_logic。039。 C L KS E C M I N S L [ 3 ? 0 ]S H [ 3 ? 0 ]C O U T 圖 34 六十進(jìn)制 計(jì)數(shù)器模塊 可以把 2 片 74160 芯片連成六十進(jìn)制計(jì)數(shù)器， 其電路圖 如下 。 COUT:OUT STD_LOGIC)。 Q1:=(OTHERS=39。 THEN IF Q0=9 and Q1=5 THEN Q0:=(OTHERS=39。)。 ELSE COUT=39。 將 二十四進(jìn)制的計(jì)數(shù)模塊用 8bit 的數(shù)組用來(lái)表示，高四位為 時(shí)鐘的十位，低四位為時(shí) 鐘的個(gè)位。 ENTITY CNT24 IS PORT(CLK,RST,EN:IN STD_LOGIC。 THEN Q0:=(OTHERS=39。139。)。 END IF。 END PROCESS。039。 Q1:=Q1+1。039。039。 END CNT24。 圖 37 二十四進(jìn)制計(jì)數(shù)器電路圖 二十四進(jìn)制計(jì)數(shù)器程序如下 。 CQ1=Q1。 END IF。039。EVENT AND CLK=39。139。 USE 。 end arch。count from 0 to 1023local signal begin process for dividing by 1024 process (clk) begin if rising_edge(clk) then count=count+1。 Library IEEE。接口的匹配包括參數(shù)個(gè)數(shù)、類(lèi)型等匹配檢查。 3． VHDL 的硬件描述與具體的工藝技術(shù)和硬件結(jié)構(gòu)無(wú)關(guān)，當(dāng)門(mén)級(jí)或門(mén)級(jí)以上的描述通過(guò)仿真檢驗(yàn)后，再利用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝，因此電路的設(shè)計(jì)與工藝的改變是相互獨(dú)立的，并且 VHDL 硬件描述語(yǔ)言的實(shí)現(xiàn)目標(biāo)器件的選擇范圍廣泛 ，可使用各系列的 CPLD、 FPGA 及各種門(mén)陣列器件。 VHDL 語(yǔ)言和其他語(yǔ)言相比，最大的區(qū)別在于計(jì)方法的差別 。許多公司開(kāi)發(fā)了自己專(zhuān)有的 HDL，包括 zycad 公司的 ISP， GATEWAY DESIGN AUTOMATION 公司的 Verilog 以及 MENTOR GRAPHICS 公司的 BLM 。從某種程度上講，靜態(tài)時(shí)序分析可以說(shuō)是整個(gè) FPGA設(shè)計(jì) 中最重要的步驟，它允許設(shè)計(jì)者詳盡地分析所有關(guān)鍵路徑，并得出一個(gè)有次序的報(bào)告，而且報(bào)告中含有其他調(diào)試信息，比如每個(gè)網(wǎng)絡(luò)節(jié)點(diǎn)的扇出或容性負(fù)載等。 (2) 映射：將網(wǎng)表中的邏輯門(mén)映射成物理元素，即把邏輯設(shè)計(jì)分割到構(gòu)成可編程 邏輯陣列的可配置邏輯塊與輸入輸出塊及其他資源中的過(guò)程。 1． 設(shè)計(jì)輸入 設(shè)計(jì)輸入包括使用硬件描述語(yǔ)言 (HDL)、狀態(tài)圖與原理圖輸入三種方式。即使系統(tǒng)用電取于電力網(wǎng)，熱耗散也會(huì)浪費(fèi)金錢(qián)，同時(shí)會(huì)對(duì)電器件構(gòu)成損害，因此必須加以控制。 FPGA 主要是膠合邏輯和樣機(jī)設(shè)計(jì)的工具。盡管微處理器能用于許多場(chǎng)合，但是它們依靠軟件才能實(shí)現(xiàn)其 功能因此比起定制芯片，它們一般運(yùn)行速度比較慢而且功耗大。整個(gè)設(shè)計(jì)過(guò)程只有該部分有設(shè)計(jì)者完成。 系統(tǒng)級(jí)設(shè)計(jì)實(shí)質(zhì)上是原理 性設(shè)計(jì)，是數(shù)字系統(tǒng)設(shè)計(jì)的關(guān)鍵步驟，也是最困難的、最具有創(chuàng)造性的一步。該方法是從底層設(shè)計(jì)開(kāi)始的，設(shè)計(jì)者無(wú)論是取用現(xiàn)成模塊還是自行設(shè)計(jì)電路，其設(shè)計(jì)成本和開(kāi)發(fā)周期都優(yōu)于自頂向下法；但由于設(shè)計(jì)是從低級(jí)別開(kāi)始，所以不能保證整體設(shè)計(jì)的最佳性。這樣的數(shù)字系統(tǒng)設(shè)計(jì)方法有多種，常用的有自頂向下法和自底向上法等。大型的數(shù)字系統(tǒng)還可以包含若干的子系統(tǒng)，其結(jié)構(gòu)如下圖所示。 FPGA 的工作原理