【導(dǎo)讀】而構(gòu)造不同形式的數(shù)字信號(hào)。在一般的數(shù)字通信系統(tǒng)中首先將消息變?yōu)閿?shù)字基帶。號(hào)，再進(jìn)行解碼轉(zhuǎn)換為消息。在數(shù)字基帶信號(hào)傳輸系統(tǒng)中碼具有由HDB3碼確?，F(xiàn)的HDB3編碼器的設(shè)計(jì)方案。

　　

【正文】 的基本特征，對(duì)數(shù)字系統(tǒng)可以根據(jù)以下幾點(diǎn)作出判斷： 設(shè)計(jì)是否總體上流暢，無(wú)拖泥帶水的感覺(jué)；資源分配、 I/O 分配是否合理，是否沒(méi)有任何設(shè)計(jì)上和性能上的瓶頸，系統(tǒng)結(jié)構(gòu)是否協(xié)調(diào)；是否具有良好的可觀測(cè)性；是否易于修改和移植；器件的特點(diǎn)是否能得到充分的發(fā)揮。 數(shù)字系統(tǒng)的設(shè)計(jì)步驟 系統(tǒng)任務(wù)分析 數(shù)字系統(tǒng)設(shè)計(jì)中的第一步是明確系統(tǒng)的任務(wù)。在設(shè)計(jì)任務(wù)書中，可用各種方式提出對(duì)整個(gè)數(shù)字系統(tǒng)的邏輯要求，常用的方式有自然語(yǔ)言、邏輯流程圖、時(shí)序圖或幾種方法的結(jié)合。當(dāng)系統(tǒng)較大或邏輯關(guān)系較復(fù)雜時(shí)，系統(tǒng)任務(wù)（邏輯要求）邏輯的表述和理解都不是一件容易的工作。所以，分析系統(tǒng)的任務(wù)必須細(xì)致、全面，不能有理解上的偏差和疏漏。 確定邏輯算法 實(shí)現(xiàn)系統(tǒng)邏 輯運(yùn)算的方法稱為邏輯算法，也簡(jiǎn)稱為算法。一個(gè)數(shù)字系統(tǒng)的邏輯運(yùn)算往往有多種算法，設(shè)計(jì)者的任務(wù)不但是要找出各種算法，還必須比較優(yōu)劣，取長(zhǎng)補(bǔ)短，從中確定最合理的一種。數(shù)字系統(tǒng)的算法是邏輯設(shè)計(jì)的基礎(chǔ)，算法不佳木斯大學(xué)學(xué)士學(xué)位論文 23 佳木斯大學(xué)信息電子技術(shù)學(xué)院 同，測(cè)系統(tǒng)的結(jié)構(gòu)也不同，算法的合理與否直接影響系統(tǒng)結(jié)構(gòu)的合理性。確定算法是數(shù)字系統(tǒng)設(shè)計(jì)中最具創(chuàng)造性的一環(huán)，也是最難的一步。 建立系統(tǒng)及子系統(tǒng)模型 當(dāng)算法明確后，應(yīng)根據(jù)算法結(jié)構(gòu)系統(tǒng)的硬件框架（也成為系統(tǒng)框圖），將系統(tǒng)劃分為若干個(gè)部分，個(gè)部分分別承擔(dān)算法中不同的邏輯操作功能。如果某一部分的規(guī)模仍嫌大，則需要進(jìn)一步劃分 。劃分后的各個(gè)部分應(yīng)邏輯功能清楚，規(guī)模大小合適，便于進(jìn)行電路級(jí)的設(shè)計(jì)。 系統(tǒng)（或模塊）邏輯描述 當(dāng)系統(tǒng)中各個(gè)子系統(tǒng)（指最低層子系統(tǒng)）和模塊的邏輯功能和結(jié)構(gòu)確定后，則需采用比較規(guī)范的形式來(lái)描述系統(tǒng)的邏輯功能。設(shè)計(jì)方案的描述方式可以有多種，常用的有方框圖、流程圖和描述語(yǔ)言等。 對(duì)系統(tǒng)的邏輯描述可先采用較粗略的邏輯流程圖，再將邏輯流程圖逐步細(xì)化為詳細(xì)邏輯流程圖，最后將詳細(xì)邏輯流程表示成與硬件有對(duì)應(yīng)關(guān)系的形式，為下一步的電路級(jí)設(shè)計(jì)提供依據(jù)。 邏輯電路級(jí)設(shè)計(jì)及仿真 電路級(jí)設(shè)計(jì)是指選擇合理的器件和鏈接關(guān)系以實(shí)現(xiàn)系統(tǒng)邏輯 要求。電路級(jí)設(shè)計(jì)的結(jié)果常采用兩種方式來(lái)表達(dá)：電路圖方式和硬件描述語(yǔ)言方式。 EDA 軟件允許以兩種方式輸入，以便作后續(xù)的處理。 當(dāng)電路設(shè)計(jì)完成后必須驗(yàn)證設(shè)計(jì)是否正確。在早期，只能通過(guò)搭試硬件電路才能得到設(shè)計(jì)的結(jié)果。目前，數(shù)字電路設(shè)計(jì)的 EDA 軟件都具有仿真功能，先通過(guò)系統(tǒng)仿真，當(dāng)系統(tǒng)仿真結(jié)果正確后再進(jìn)行實(shí)際電路的測(cè)試。由 EDA 軟件的驗(yàn)證結(jié)構(gòu)十分接近實(shí)際結(jié)果，因此，可極大地提高電路設(shè)計(jì)效率。 系統(tǒng)的物理實(shí)現(xiàn) 物理實(shí)現(xiàn)是指用實(shí)際的器件實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計(jì)，用儀表測(cè)量設(shè)計(jì)的電路是否符合設(shè)計(jì)要求?，F(xiàn)在的數(shù)字系統(tǒng)往往采用大規(guī) 模和超大規(guī)模集成電路，由于器件集成度高、導(dǎo)線密集，故一般在電路設(shè)計(jì)完成后及設(shè)計(jì)印刷電路板，在印刷電路板上組裝電路進(jìn)行測(cè)試。需要注意的是，印刷電路板本身的物理特性也會(huì)影響電路的邏輯關(guān)系。 佳木斯大學(xué)學(xué)士學(xué)位論文 24 佳木斯大學(xué)信息電子技術(shù)學(xué)院 第 4章 HDB3編碼器的設(shè)計(jì) 本設(shè)計(jì)主要基于 EDA技術(shù)運(yùn)用硬件描述語(yǔ)言 VHDL語(yǔ)言來(lái)實(shí)現(xiàn) HDB3編碼器的設(shè)計(jì)。 VHDL 語(yǔ)言 常用的硬件描述性語(yǔ)言有 VHDL、 Verilog 和 ABEL 語(yǔ)言。 VHDL 語(yǔ)言起源于美國(guó)國(guó)防部的 VHSIC， VHDL是一種高級(jí)描述語(yǔ)言，適用于行為級(jí)和 RTL級(jí)的描述相對(duì)于 Verilog語(yǔ)言和 ABEL語(yǔ)言這些較 低一級(jí)的適合描述門級(jí)電路的描述性語(yǔ)言而言，并具有以下的優(yōu)點(diǎn)： 1) 設(shè)計(jì)方法靈活、支持廣泛 VHDL 語(yǔ)言可以支持自頂至下 （ TopDown）和基于庫(kù)（ LibraryBased）的設(shè)計(jì)方法，而且還支持同步電路、異步電路、 FPGA 以及其他隨機(jī)電路的設(shè)計(jì)。其范圍之廣是其他方法所不能比擬的。目前大多數(shù) EDA 工具幾乎都支持 VHDL語(yǔ)言。這給 VHDL語(yǔ)言進(jìn)一步推廣和應(yīng)用創(chuàng)造了良好的環(huán)境。 2) 系統(tǒng)硬件描述功能強(qiáng) VHDL 語(yǔ)言具有多層次描述系統(tǒng)硬件功能的能力，可以從系統(tǒng)的框圖直到門級(jí)電路。另外，高層次的行為描述可以與低層次的 RTL 描述和結(jié)構(gòu)描述混合使用。其他 DHL 語(yǔ)言如 UDL/I、 Verilog等對(duì)系統(tǒng)級(jí)的功能描述能力較弱。 3) VHDL語(yǔ)言描述與工藝不發(fā)生關(guān)系 在用 VHDL語(yǔ)言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒(méi)有嵌入工藝信息。采用 VHDL 語(yǔ)言的設(shè)計(jì)，當(dāng)門級(jí)或門級(jí)以上層次的描述通過(guò)仿真檢驗(yàn)以后，再用相應(yīng)的工具將設(shè)計(jì)映射成不同的工藝（如 MOS,CMOS 等）。這樣，在工藝變更時(shí)，只要改變相應(yīng)的映射工具就行了。由此可見(jiàn)，修改電路和改變工藝之間的相關(guān)性較小。 4) VHDL語(yǔ)言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用 由于 VHDL語(yǔ)言已成為一種 IEEE 的工業(yè)標(biāo)準(zhǔn)，這樣，設(shè)計(jì)成果 便于復(fù)用和交流，反過(guò)來(lái)也更進(jìn)一步推動(dòng) VHDL語(yǔ)言的推廣及完善。 基于上述的特點(diǎn)，可知 VHDL 語(yǔ)言可讀性好，又能被計(jì)算機(jī)識(shí)別。 VHDL語(yǔ)言中設(shè)計(jì)實(shí)體、程序包、設(shè)計(jì)庫(kù)，為設(shè)計(jì)人員重復(fù)利用已有的設(shè)計(jì)提供了諸多佳木斯大學(xué)學(xué)士學(xué)位論文 25 佳木斯大學(xué)信息電子技術(shù)學(xué)院 技術(shù)手段。可重復(fù)利用他人的 IP 模塊和軟核也是 VHDL 的另一特色，許多設(shè)計(jì)不必每次都從頭再來(lái)，只要在更層次上把 IP 模塊組合起來(lái)，就能達(dá)到事半功倍的效果。這樣，設(shè)計(jì)人員自行開(kāi)發(fā)的 IP 模塊在集成電路設(shè)計(jì)中占有重要的地位。因此本設(shè)計(jì)采用 VHDL語(yǔ)言設(shè)計(jì)一個(gè)完善的 HDB3 編碼器。 HDB3碼的編碼規(guī)則 (1)將消息代碼 變換成 AMI 碼； AMI 碼 (Alternate Mark Inversion)全稱是傳號(hào)交替反轉(zhuǎn)碼。這是一種將消息代碼 0 和 1 按如下規(guī)則進(jìn)行編碼：代碼 0 仍變換為傳輸碼 0，而把代碼中的 1 交替地變?yōu)閭鬏敶a的 +1， 1， +1， l， …… 。 (2)檢查 AMI 碼中的連 0 情況，當(dāng)無(wú) 4 個(gè)或 4 個(gè)以上的連 0 串時(shí)，則保持 AMI的形式不變；若出現(xiàn) 4 個(gè)或 4 個(gè)以上連 0 串時(shí)，則將 1 后的第 4 個(gè) 0 變?yōu)榕c前一非 0 碼 (+1 或 1)同極性的符號(hào)，用 V表示 (+n己為 +V， n己為 V)。 (3)檢查相鄰 v 碼間的非 0 碼的個(gè)數(shù)是否為偶數(shù)，若為偶數(shù)，則再 將當(dāng)前的 V碼的前一非 0 碼后的第 1 個(gè) 0 變?yōu)?+B 或 B 碼，且 B 的極性與前一非 O 碼的極性相反，并使后面的非 0 碼從 V碼開(kāi)始再交替變化。 NRZ碼轉(zhuǎn)換為 HDB3 碼的過(guò)程如表 4l 舉例所示。 表 41 HDB3編碼規(guī)則舉例 NRZ 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1 AMI +1 0 0 0 0 1 0 0 0 0 +1 1 0 0 0 0 +1 1 加 V +1 0 0 0 +V 1 0 0 0 V +1 1 0 0 0 +V +1 1 加 B +1 0 0 0 +V 1 0 0 0 V +1 1 +B 0 0 +V 1 +1 HDB3 +1 0 0 0 +1 1 0 0 0 1 +0 1 +1 0 0 +1 1 +1 HDB3編碼器的建模與實(shí)現(xiàn) 如果直接將要進(jìn)行編碼的數(shù)據(jù)按上述編碼原則先轉(zhuǎn)換成 AMI 碼，然后進(jìn)行加 v 碼，加 B 碼操作，會(huì)發(fā)現(xiàn)轉(zhuǎn)化成 AMI 碼時(shí)有一個(gè) “+1”“一 1”碼極性形成的過(guò)程，而在加 B 碼操作之后，非零碼元相應(yīng)極性還有可能進(jìn)行反轉(zhuǎn)，因此有兩佳木斯大學(xué)學(xué)士學(xué)位論文 26 佳木斯大學(xué)信息電子技術(shù)學(xué)院 個(gè)信號(hào)極性產(chǎn)生的過(guò)程。 分析 HDB3 的編碼結(jié)果： V 碼的極性是正負(fù)交替的，余下的 1 碼和 B 碼看成 為一體也是正負(fù)交替的，同時(shí)滿足 V 碼的極性與前面的非零碼極性一致。由此產(chǎn)生了利用 FPGA 進(jìn)行 HDB3 碼編碼的思路：先進(jìn)行加 V碼，加 B 碼操作，在此過(guò)程中，暫不考慮其極性，然后將 V 碼， 1 碼和 B 碼分成兩組，分別進(jìn)行極性變換來(lái)一次實(shí)現(xiàn)。這樣可以提高系統(tǒng)的效率，同時(shí)減小系統(tǒng)延時(shí)。 HDB3 編碼器的數(shù)字電路部分由三個(gè)模塊組成： V碼產(chǎn)生單元 (v Gen)， B 碼產(chǎn)生單元 (B Gen)，單極性一雙極性轉(zhuǎn)換單元 (single2double)，其結(jié)構(gòu)圖如圖 41所示。 V碼產(chǎn)生單元（ V_GEN） V碼產(chǎn)生單元的功能實(shí)際上就是對(duì)消息代碼里的四連 0 串的檢測(cè)，即當(dāng)出現(xiàn)四個(gè)連 0 串的時(shí)候，把第四個(gè) 0 碼變換成 V 碼，而在其他情況下，則保持消息代碼的原樣輸出。為了為以后的編碼過(guò)程提供方便，將原信號(hào)中的一位碼元用 2位二進(jìn)制傳輸碼表示，在進(jìn)行加 V碼時(shí)，統(tǒng)一用 “11”標(biāo)識(shí)之，原 l 碼用 “01”標(biāo)識(shí)，0 碼用 “00”標(biāo)識(shí)。圖 42 所示為 V碼產(chǎn)生單元的工作流程圖。 原信號(hào) NRZ_in通過(guò) V碼產(chǎn)生單元 (V_Gen)后的信號(hào) V_Gen_out波形如圖 43所示： B碼產(chǎn)生單元 (B_Gen) B 碼產(chǎn)生單元的功能是保證附加 V碼后的序列不破壞 “極性交替反轉(zhuǎn) ”形成的無(wú)直流特性，即當(dāng)相鄰 V碼之間有偶數(shù)個(gè)非 0 碼的時(shí)候，把后一小段的第 1圖 41 HDB3 編碼器結(jié)構(gòu)圖 佳木斯大學(xué)學(xué)士學(xué)位論文 27 佳木斯大學(xué)信息電子技術(shù)學(xué)院 個(gè) 0 變換成一個(gè)非破壞符號(hào)一 B 碼。因此，在判斷某一 0 是否應(yīng)被轉(zhuǎn)化為 B 時(shí)，首先應(yīng)保證其后第三位碼元為 V碼元，因此，必須對(duì)當(dāng)前碼元進(jìn)行暫存，等待其后第三位碼元的到來(lái)。為實(shí)現(xiàn)此目的，首先把碼元 (經(jīng)插 V處理過(guò)的 )放入一個(gè)3 位的移位寄存器里，在同步時(shí)鐘的作用下，同時(shí)進(jìn)行是否加 B 碼的判決，等到碼元從移位寄存器里出來(lái) 的時(shí)候，就可以決定是應(yīng)該變換成 B 碼，還是照原碼輸出。圖 44 所示為 B 碼產(chǎn)生單元的工作流程圖。 經(jīng)加 V后信號(hào) V_Gen_out 通過(guò) B 碼產(chǎn)生單元 (B_Gen)后的信號(hào) B_Gen_out波形如圖 43 所示。 單極性 雙極性轉(zhuǎn)換單元 (singIe2doubIe) 根據(jù) HDB3 的編碼規(guī)則，我們可以知道， V碼的極性是正負(fù)交替的，余下的1 碼和 B 碼看成為一體且是正負(fù)交替的，同時(shí)滿足 V碼的極性與前面的非零碼極性一致。由此我們可以將其分別進(jìn)行極性變換來(lái) 實(shí)現(xiàn)。從前面的程序知道，“V”、 “B”、 “1”已經(jīng)分別用雙相碼 “11”、 “10”、 “01”標(biāo)識(shí)之， “0”用 “00”標(biāo)識(shí)，所以通過(guò)以下的程序我們可以很容易實(shí)現(xiàn)。圖 45 是所示為單極性 雙極性轉(zhuǎn)換單元的工作流程圖。 經(jīng)過(guò)單極性一雙極性轉(zhuǎn)化單元， +1(包括 “+1”、 “+V”、 “+B”)用 2 位二進(jìn)制碼“01”表示， 1(包括 “1”、 “V”、 “B”)用 2 位二進(jìn)制碼 “11”表示， 0 用 2 位二進(jìn)制碼 “00”表示，這樣編碼的好處是，當(dāng)我們把編 碼形成的二位二進(jìn)制碼的高位視為有符號(hào)數(shù)的符號(hào)位時(shí)， “01”、 “11”、 “00”分別對(duì)應(yīng) + 0．這樣方便我們觀察仿真結(jié)果。經(jīng)加 B后信號(hào) B_Gen_out通過(guò)單極性一雙極性轉(zhuǎn)換單元 (single2double)后的信號(hào) Code out 波形如圖 43 所示。 圖 44 B 碼產(chǎn)生單元的工作流程圖 圖 55 單極性 雙極性轉(zhuǎn)換單元的工作流程圖 佳木斯大學(xué)學(xué)士學(xué)位論文 28 佳木斯大學(xué)信息電子技術(shù)學(xué)院 實(shí)現(xiàn)單／雙極性變換的硬件電路 表 42 CD4052 轉(zhuǎn)換特性 控制信號(hào) 導(dǎo)通通道 INH B A 0 0 0 X0 YO 0 0 1 X1 Y1 0 1 0 X2 Y2 0 1 1 X3 Y3 1 X X 無(wú) 將上述的程序下載到可編程器件中，產(chǎn)生的編碼結(jié)果是單極性雙電平信號(hào)。此信號(hào)還不是真正意義上的 HDB3 碼，需要將上述編碼轉(zhuǎn)換成 “+1”、 “1”、 “0”的多電平變化波形，而此工作單純依靠數(shù)字電路是無(wú)法完成的。比較直接的方式，就是利用編碼結(jié)果，控制多路模擬選擇開(kāi)關(guān)來(lái)實(shí)現(xiàn)，如利用雙 4 選一的多路模擬選擇開(kāi)關(guān) CD4052，其功能表如表 42 所示。 如圖 46 所示是利用多路模擬選擇開(kāi)關(guān) CD4052 實(shí)現(xiàn)電平轉(zhuǎn)換的電路連接圖，圖中 HDB3_out 即為最終形成的標(biāo)準(zhǔn) HDB3 碼 流。 圖 43 HDB3編碼器仿真波形圖 佳木斯大學(xué)學(xué)士學(xué)位論文 29 佳木斯大學(xué)信息電子技術(shù)學(xué)院 圖 46 CD4052連接圖 注：編碼器的整體程序設(shè)計(jì)見(jiàn)附錄 C4052 HDB3_out X B A X0 X1 X2 X3 Code_out[1] Code_out[0] GND GND +5V 5V INH 圖 47 HDB3時(shí)序仿真波形圖 佳木斯大學(xué)學(xué)士學(xué)位論文 30 佳木斯大學(xué)信息電子技術(shù)學(xué)院 總 結(jié) EDA 技術(shù)本身是一種工業(yè)生產(chǎn)技術(shù)，在實(shí)踐中運(yùn)用基于硬件描述語(yǔ)言的可編程芯片開(kāi)發(fā)技術(shù)可對(duì)通信系統(tǒng)中的相關(guān)電路進(jìn)行硬件描述，然后用 CPLD／FPGA 實(shí)現(xiàn)數(shù)字通信系統(tǒng)，同時(shí)結(jié)合 電子 設(shè)計(jì)自動(dòng)化和電路仿真技術(shù)即可縮小產(chǎn)品的設(shè)計(jì)周期，降低可能發(fā)生的錯(cuò)誤，提高通信產(chǎn)品的開(kāi)發(fā)效益。 本畢