【正文】 碼看成為一體且是正負(fù)交替的，同時(shí)滿足 V碼的極性與前面的非零碼極性一致。因此，在判斷某一 0 是否應(yīng)被轉(zhuǎn)化為 B 時(shí)，首先應(yīng)保證其后第三位碼元為 V碼元，因此，必須對(duì)當(dāng)前碼元進(jìn)行暫存，等待其后第三位碼元的到來。 V碼產(chǎn)生單元（ V_GEN） V碼產(chǎn)生單元的功能實(shí)際上就是對(duì)消息代碼里的四連 0 串的檢測，即當(dāng)出現(xiàn)四個(gè)連 0 串的時(shí)候，把第四個(gè) 0 碼變換成 V 碼，而在其他情況下，則保持消息代碼的原樣輸出。 分析 HDB3 的編碼結(jié)果： V 碼的極性是正負(fù)交替的，余下的 1 碼和 B 碼看成 為一體也是正負(fù)交替的，同時(shí)滿足 V 碼的極性與前面的非零碼極性一致。 (2)檢查 AMI 碼中的連 0 情況，當(dāng)無 4 個(gè)或 4 個(gè)以上的連 0 串時(shí)，則保持 AMI的形式不變；若出現(xiàn) 4 個(gè)或 4 個(gè)以上連 0 串時(shí)，則將 1 后的第 4 個(gè) 0 變?yōu)榕c前一非 0 碼 (+1 或 1)同極性的符號(hào)，用 V表示 (+n己為 +V， n己為 V)。這樣，設(shè)計(jì)人員自行開發(fā)的 IP 模塊在集成電路設(shè)計(jì)中占有重要的地位。 4) VHDL語言標(biāo)準(zhǔn)、規(guī)范，易于共享和復(fù)用 由于 VHDL語言已成為一種 IEEE 的工業(yè)標(biāo)準(zhǔn)，這樣，設(shè)計(jì)成果 便于復(fù)用和交流，反過來也更進(jìn)一步推動(dòng) VHDL語言的推廣及完善。 3) VHDL語言描述與工藝不發(fā)生關(guān)系 在用 VHDL語言設(shè)計(jì)系統(tǒng)硬件時(shí)，沒有嵌入工藝信息。這給 VHDL語言進(jìn)一步推廣和應(yīng)用創(chuàng)造了良好的環(huán)境。 VHDL 語言 常用的硬件描述性語言有 VHDL、 Verilog 和 ABEL 語言。 系統(tǒng)的物理實(shí)現(xiàn) 物理實(shí)現(xiàn)是指用實(shí)際的器件實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計(jì)，用儀表測量設(shè)計(jì)的電路是否符合設(shè)計(jì)要求。 當(dāng)電路設(shè)計(jì)完成后必須驗(yàn)證設(shè)計(jì)是否正確。 對(duì)系統(tǒng)的邏輯描述可先采用較粗略的邏輯流程圖，再將邏輯流程圖逐步細(xì)化為詳細(xì)邏輯流程圖，最后將詳細(xì)邏輯流程表示成與硬件有對(duì)應(yīng)關(guān)系的形式，為下一步的電路級(jí)設(shè)計(jì)提供依據(jù)。如果某一部分的規(guī)模仍嫌大，則需要進(jìn)一步劃分 。一個(gè)數(shù)字系統(tǒng)的邏輯運(yùn)算往往有多種算法，設(shè)計(jì)者的任務(wù)不但是要找出各種算法，還必須比較優(yōu)劣，取長補(bǔ)短，從中確定最合理的一種。在設(shè)計(jì)任務(wù)書中，可用各種方式提出對(duì)整個(gè)數(shù)字系統(tǒng)的邏輯要求，常用的方式有自然語言、邏輯流程圖、時(shí)序圖或幾種方法的結(jié)合。具體設(shè)計(jì)中，各個(gè)最優(yōu)化目標(biāo)間可能會(huì)產(chǎn)生沖突，這時(shí)應(yīng)滿足設(shè)計(jì)的主要要求 。 佳木斯大學(xué)學(xué)士學(xué)位論文 22 佳木斯大學(xué)信息電子技術(shù)學(xué)院 最優(yōu)化設(shè)計(jì) 由于可編程器件的邏輯資源、連接資源和 I/O 資源有限，器件的速度和性能也是有限的，用器件設(shè)計(jì)系統(tǒng)的過程相當(dāng)于求 最優(yōu)解的過程。 建立 觀測器，應(yīng)遵循以下原則：則有系統(tǒng)的關(guān)鍵點(diǎn)信號(hào)，如時(shí)鐘、同步信號(hào)和狀態(tài)等信號(hào)；具體代表性的節(jié)點(diǎn)和線路上的信號(hào)；具備簡單的 “系統(tǒng)工作是否正常 ”的判斷能力。分割過程中，若分割過粗，則不易于用邏輯語言表達(dá)；分 割過細(xì)則帶來不必要的重復(fù)和繁瑣。同時(shí)，應(yīng)在各個(gè)設(shè)計(jì)層次上，考慮相應(yīng)的仿真驗(yàn)證問題。 適合多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行設(shè)計(jì)。采用該方法設(shè)計(jì)時(shí)，高層次設(shè)計(jì)進(jìn)行功能和接口描述，說明模塊的功能和接口，模塊功能的更詳細(xì)的描述在下一設(shè)計(jì)層次說明，最底層的設(shè)計(jì)才涉及到具體的寄存器和邏輯門電路等實(shí)現(xiàn)方式的描述。同時(shí)控制子系統(tǒng)和數(shù)據(jù)處理子系統(tǒng)的界限劃分也比較困難 ，需要反復(fù)比較和調(diào)整才能確定。 由于數(shù)字系統(tǒng)空控制子系統(tǒng)的邏輯關(guān)系比較復(fù)雜，將其獨(dú)立劃分出來后，可突出設(shè)計(jì)重點(diǎn)和分散設(shè)計(jì)難點(diǎn)。 把數(shù)字系統(tǒng)劃分成數(shù)據(jù)子系統(tǒng)和控制子系統(tǒng)進(jìn)行設(shè)計(jì)，這只是一種手段，不是目的。 控制子系統(tǒng)是執(zhí)行數(shù)字系統(tǒng)算法的核心，具有記憶功能，因此控制子系統(tǒng)是時(shí)序系統(tǒng)。數(shù)據(jù)處理子系統(tǒng)主要由存儲(chǔ)器、運(yùn)算器、數(shù)據(jù)選擇器等功能電路組成。用于描述數(shù)字系統(tǒng)的模型有多種，各種模型的描述數(shù)字系統(tǒng)的側(cè)重點(diǎn)不同。在這時(shí)的仿真中，可以充分發(fā)揮 VHDL 中適用于仿真控制的語句及有關(guān)的預(yù)定義函數(shù)和庫文件。 VHDL 綜合器 文件編輯 圖形編輯器 行為仿真 功能仿真 時(shí)序仿真 測試電路 硬件測試 功能仿真 時(shí)序仿真 門 級(jí) 仿真器 編程、下載 編程器、下載電纜 FPGA/CPLD 布線 /適配器 自動(dòng)優(yōu)化 /布局 /布線 /適配 生成 VHDL 源程序 邏輯綜合、優(yōu)化 VHDL 源程序 網(wǎng)表文件 (EDIF,XNF,… ) 熔絲圖， SRAM 文件 VHDL/Verilog網(wǎng)表 VHDL 仿真器 佳木斯大學(xué)學(xué)士學(xué)位論文 18 佳木斯大學(xué)信息電子技術(shù)學(xué)院 目標(biāo)器件的布線 /適配 邏輯綜合通過后必須利用適配器將綜合后的網(wǎng) 表文件針對(duì)某一具體目標(biāo)器進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布線與操作，適配完成后可以利用適配所產(chǎn)生的仿真文件作精確的時(shí)序仿真。當(dāng)填好時(shí)鐘信號(hào)名、狀態(tài)轉(zhuǎn)換條件、狀態(tài)機(jī)類型等要素后，就可以自動(dòng)生成 VDHL 程序。 原理圖輸入方式：利用 EDA 工具提供的圖形編輯器以原理圖的方式進(jìn)行輸入。 Foundation Series： Xilinx公司最細(xì)集成開發(fā)的 EDA 工具。在適配之后， MAX+plusⅡ 生成供時(shí)序仿真用的 EDIF、 VHDL 和 Verilog 這三種不同格式的網(wǎng)表文件，它界面友好使用便捷，被譽(yù)為業(yè)界最易學(xué)易用的 EDA 的軟件，并支持主流的第三方 EDA 工具，支持處 APEX20K 系列之外的所有 Altera 公司的FPGA/CPLD 大規(guī)模邏輯器件。 因此想要做好 EDA 設(shè)計(jì)，熟悉各個(gè)可編程邏輯器件、硬件、軟件描述語言、軟件開發(fā)工具。 未來的 EDA 技術(shù)將向廣度和深度兩個(gè)方向發(fā)展， EDA 將會(huì)超越電子設(shè)計(jì)的范疇進(jìn)入其他領(lǐng)域，隨著基于 EDA 的 SOC（單片系統(tǒng)）設(shè)計(jì)技術(shù)的發(fā)展，軟硬核功能庫的建立，以及基于 VHDL 所謂自頂向下的設(shè)計(jì)理念的確立，未來的電子系統(tǒng)的設(shè)計(jì)與規(guī)劃將不再是電子工程師們的專利。因此， EDA 工具是以系統(tǒng)機(jī)設(shè)計(jì)為核心，包括系統(tǒng)行為級(jí)描述與結(jié)構(gòu)綜合，系統(tǒng)仿真與測試驗(yàn)證，系統(tǒng)劃分與指標(biāo)分配，系統(tǒng)決策與文件生成等一整套的電子系統(tǒng)設(shè)計(jì)自動(dòng)化工具。 EDA 工具的發(fā)展，又為設(shè)計(jì)師提供了全縣 EDA 工具。20 世紀(jì) 80 年代初，推出的 EDA 工具則以邏輯模擬、定時(shí)分析、故障仿真、自動(dòng)布局和布線為核心，重點(diǎn)解決電路設(shè)計(jì)沒有完成之前的功能檢測等問題。隨著微電子工藝的發(fā)展，相繼發(fā)現(xiàn)了集成上萬只晶體管的微處理器、集成幾十萬直到上百萬儲(chǔ)存單元的隨時(shí)存儲(chǔ)器和只讀存儲(chǔ)器。 由于設(shè)計(jì)師對(duì)圖形符號(hào)使用數(shù)量有限，傳統(tǒng)的手工布圖方法無法滿足產(chǎn)品復(fù)雜性的要求，更不能滿足工作效率的要求。 因此 EDA 技術(shù)越來越為電子設(shè)計(jì)者們所喜愛，成為現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢。 圖 25 AMI 碼和 HBD3 碼的功率譜 佳木斯大學(xué)學(xué)士學(xué)位論文 12 佳木斯大學(xué)信息電子技術(shù)學(xué)院 另外在數(shù)字基帶傳輸系統(tǒng)中還有 PST 碼、數(shù)字雙向碼、密勒碼、 CMI 碼、nBmB 碼。 從上述原理看出，每一個(gè)破壞符號(hào) V總是與前一非 0 符號(hào)同極性 (包括 B 在內(nèi) )。V 脈沖和 177。 HDB3碼 HDB3 碼的全稱是 3 階高密度雙極性碼，它是 AMI 碼的一種改進(jìn)型， 其目佳木斯大學(xué)學(xué)士學(xué)位論文 11 佳木斯大學(xué)信息電子技術(shù)學(xué)院 1 . 00 . 50 0 . 5 1 . 0A M IH D B 3非歸零碼歸一化功率譜f / f s的是為了保持 AMI 碼的優(yōu)點(diǎn)而克服其缺點(diǎn)， 使連 “0”個(gè)數(shù)不超過 3 個(gè)。此外， AMI 碼的編譯碼電路簡單，便于利用傳號(hào)極性交替規(guī)律觀察誤碼情況。其編碼規(guī)則是將二進(jìn)制消息代碼 “1”(傳號(hào) )交替地變換為傳輸碼的 “+1”和 “1”，而 “0”(空號(hào) )保持 不變。由圖可見，這種碼型在 形式上與單極性或雙極性碼型相同，但它代表的信息符號(hào)與碼元本身電位或極性無關(guān)，而僅與相鄰碼元的電位變化有關(guān)。 雙極性歸零碼具有雙極性非歸零碼的抗干擾能力強(qiáng)及碼中不含直流成分的優(yōu)點(diǎn)，應(yīng)用比較廣泛。所以，在發(fā)送端不必按一定的周期發(fā)送信息。即對(duì)于適合信道傳輸?shù)?，但不能直接提取同步信?hào)的碼型，可先變?yōu)閱螛O性 歸零碼，再提取同步信號(hào)。 單極性歸零碼如圖 24（ c ）所示，在傳 送 “l(fā)”碼時(shí)發(fā)送 1 個(gè)寬度小于碼元持續(xù)時(shí)間的歸零脈沖；在傳送 “0”碼時(shí)不發(fā)送脈沖。其特點(diǎn)除與單極性 NRZ 碼特點(diǎn)（ 1 ）、（ 2 ）、（ 4 ）相同外，還有以下特點(diǎn)： （ 1 ）直流分量 小。接收單極性 NRZ 碼的判決電平應(yīng) 取 “1”碼 電平的一半。 滿足或部分滿足以上特性的傳輸碼型種類繁多，這里準(zhǔn)備 介紹目前常見的幾種。 這是兩個(gè)既獨(dú)立又有聯(lián)系的問題。又如，當(dāng)消息代碼中包含長串的連續(xù) “1”或 “0”符號(hào)時(shí)，非歸零波形呈現(xiàn)出連續(xù)的固定電平，因而無法獲取定時(shí)信息。實(shí)際上還存在多于一個(gè)二進(jìn)制符號(hào)對(duì)應(yīng)一個(gè)脈沖的情形。圖中，以電平跳變表示 1，以電平不變表示 0，當(dāng)然上述規(guī)定也可以反過來。 雙極 性歸零波形 它是雙極性波形的歸零形式，如圖 2 3(d)所示。 這樣，恢復(fù)信號(hào)的判決電平為 0，因而不受信道特性變化的影響，抗干擾能力也較強(qiáng)。其特點(diǎn)是極性單一，有直流分量，脈沖之間無間隔。數(shù)字基帶信號(hào) (以下簡稱為基帶信號(hào) )的類型有很多，常見的有矩形脈沖、三角波、高斯脈沖和升余弦 脈沖等。 佳木斯大學(xué)學(xué)士學(xué)位論文 4 佳木斯大學(xué)信息電子技術(shù)學(xué)院 圖 22 基帶系統(tǒng)各點(diǎn)波形示意圖 其中， (a)是輸入的基帶信號(hào)，這是最常見的單極性非歸零信號(hào)； (b)是進(jìn)行碼型變換后的波形； (c)對(duì) (a)而言進(jìn)行了碼型及波形的變換，是一種適合在信道中傳輸?shù)牟ㄐ危? (d)是信道輸出信號(hào)，顯然由于信道頻率特性不理想，波形發(fā)生失真并疊加了噪聲； (e)為接收濾波器輸出 波形 , 與 (d)相比，失真和噪聲減弱； (f)是位定時(shí)同步脈沖 。另外信道還會(huì)進(jìn)入噪聲。 圖 21 數(shù)字基帶傳輸系統(tǒng) 圖 21 中各部分的作用簡述如下： 信道信號(hào) 形成器 數(shù)字 基 帶信號(hào) GT(?? 抽 樣 判決器 同步 提取 C ( ? )接 收 濾波器 G K ( ? )n ( t ) 信 道 佳木斯大學(xué)學(xué)士學(xué)位論文 3 佳木斯大學(xué)信息電子技術(shù)學(xué)院 信道信號(hào)形成器 基帶傳輸系統(tǒng)的輸入是由終端設(shè)備或編碼器產(chǎn)生的脈沖序列，它往往不適合直接送到信道中傳輸。 目前，雖然在實(shí)際應(yīng)用場合，數(shù)字基帶傳輸不如頻帶傳輸那樣廣泛，但對(duì)于基帶傳輸系統(tǒng)的研究仍是十分有意義的。 佳木斯大學(xué)學(xué)士學(xué)位論文 2 佳木斯大學(xué)信息電子技術(shù)學(xué)院 第 2章 數(shù)字基帶傳輸 數(shù)字基帶傳輸概述 來自數(shù)據(jù)終端的原始數(shù)據(jù)信號(hào)，如計(jì)算機(jī)輸出的二進(jìn)制序列，電傳機(jī)輸出的代碼，或者是來自模擬信號(hào)經(jīng)數(shù)字化處理后的 PCM 碼組， ΔM序列等等都是數(shù)字信號(hào)。 特別是 HDB3 (High Density Bip01ar Code of threecodes，三階高密度雙極性碼 )碼的使用，其不但保持 AMI（ Alternation mark Inversion交替反轉(zhuǎn)碼）碼的優(yōu)點(diǎn)外，更使連 0 串的個(gè)數(shù)減到至多 0 個(gè)的優(yōu)點(diǎn)，而且還克服了 AMI 碼關(guān)于可能出現(xiàn)長連 0 串而造成提取定時(shí)信號(hào)困難的特點(diǎn)。 關(guān)鍵字 ： HDB3編碼器 數(shù)字基帶通信 EDA FPGA 佳木斯大學(xué)學(xué)士學(xué)位論文 II 佳木斯大學(xué)信息電子技術(shù)學(xué)院 Abstract With power and light of modern munications to transmit information, digital information generated by the digital terminal is 1 and 0 two kinds of code (state) representatives of the random sequence, he can express different forms of electrical signals to construct different form of digital signals. In general digital munication system will first message into a digital baseband signal, known as source code, after the transmission through the modulation, demodulation at the receiving end first restore the baseband signal, and then convert the message to decode. In the digital baseband signal transmissio